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參數資料
| 型號： | GS864236GB-200V |
| 廠商： | GSI TECHNOLOGY |
| 元件分類： | DRAM |
| 英文描述： | 4M x 18, 2M x 36, 1M x 72 72Mb S/DCD Sync Burst SRAMs |
| 中文描述： | 2M X 36 CACHE SRAM, 7.5 ns, PBGA119 |
| 封裝： | 14 X 22 MM, 1.27 MM PITCH, ROHS COMPLIANT, FPBGA-119 |
| 文件頁數： | 3/35頁 |
| 文件大小： | 934K |
| 代理商： | GS864236GB-200V |
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Preliminary
GS864218/36/72(B/C)-xxxV
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
Rev: 1.03 6/2006
3/35
2004, GSI Technology
GS864272C-xxxV 209-Bump BGA Pin Description
Symbol
A
0
, A
1
An
DQ
A
DQ
B
DQ
C
DQ
D
DQ
E
DQ
F
DQ
G
DQ
H
Type
I
I
Description
Address field LSBs and Address Counter Preset Inputs.
Address Inputs
I/O
Data Input and Output pins
B
A
, B
B
I
Byte Write Enable for DQ
A
, DQ
B
I/Os; active low
B
C
,B
D
I
Byte Write Enable for DQ
C
, DQ
D
I/Os; active low
B
E
, B
F
, B
G
,B
H
NC
CK
I
Byte Write Enable for DQ
E
, DQ
F
, DQ
G
, DQ
H
I/Os; active low
—
I
No Connect
Clock Input Signal; active high
GW
I
Global Write Enable—Writes all bytes; active low
E
1
I
Chip Enable; active low
E
3
I
Chip Enable; active low
E
2
I
Chip Enable; active high
G
I
Output Enable; active low
ADV
I
Burst address counter advance enable; active low
ADSP, ADSC
I
Address Strobe (Processor, Cache Controller); active low
ZZ
I
Sleep Mode control; active high
FT
I
Flow Through or Pipeline mode; active low
LBO
I
Linear Burst Order mode; active low
SCD
I
Single Cycle Deselect/Dual Cycle Deselect Mode Control
MCH
I
Must Connect High
MCL
Must Connect Low
BW
I
Byte Enable; active low
ZQ
I
FLXDrive Output Impedance Control
(Low = Low Impedance [High Drive], High = High Impedance [Low Drive])
TMS
I
Scan Test Mode Select
TDI
I
Scan Test Data In
TDO
O
Scan Test Data Out
TCK
I
Scan Test Clock
相關PDF資料 |
PDF描述 |
|---|---|
| GS864236GB-250IV | 4M x 18, 2M x 36, 1M x 72 72Mb S/DCD Sync Burst SRAMs |
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| GS864272C-200IV | 4M x 18, 2M x 36, 1M x 72 72Mb S/DCD Sync Burst SRAMs |
相關代理商/技術參數 |
參數描述 |
|---|---|
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