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參數(shù)資料
| 型號： | MC68030RC25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | ENHANCED 32-BIT MICROPROCESSOR |
| 中文描述： | 32-BIT, 25 MHz, MICROPROCESSOR, CPGA128 |
| 封裝： | PGA-128 |
| 文件頁數(shù)： | 517/602頁 |
| 文件大小： | 3863K |
| 代理商： | MC68030RC25 |
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Applications Information
MOTOROLA
MC68030 USER’S MANUAL
12-21
The structure of this design is very similiar to the previous design and can similarly be
divided into three main sections:
1. The byte select and address decode section (provided by the PAL).
2. The actual memory section (SRAMs).
3. The buffer/latch section (address and data).
The same PAL equations listed in Figure 12-10 are used with the exception of the TERM
signal. Figure 12-13 shows the equation for TERM, which is used by the two clock read and
write design.
TERM = /A16 * /A17 * /A16 * A30 ;immediate STERM for both reads and writes
Figure 12-13. Example PAL Equation for Two-Clock Read and Write
Memory Bank
TERM is simply an address decode signal in this design because both read and write
operations complete in two clock periods. The other signals generated by the PAL have
already been discussed in the previous design and are not repeated here. A latched version
of AS is generated by a 74F74 D-type flip-flop and used to qualify the individual byte select
signals from the PAL. The required SRAM data setup time on write cycles is ensured by
keeping the write strobes (W) active to the SRAMs until the rising edge of the clock that
completes the MC68030 write operation.
The memory section in this design uses 25-ns SRAMs rather than the 35-ns SRAMs used
in the previous design. The faster SRAMs compensate for the 74F373 transparent latches
used on the address lines. Since the memory write operations complete after the MC68030
write bus cycle, both address and data are latched and held valid to the SRAMs until the
write strobes (W) negate. During read operations, the transparent latches on the address
lines remain in the transparent mode, allowing the SRAMs to provide data through the
74F244 buffers in time to meet the specified data setup time to the MC68030.
Figure 12-12. Example Two-Clock Read and Write Memory Bank
CLK
REFILL
STATUS
INSTRUCTION
BOUNDARIES
FIG 12-12
PENDING TRACE OR
INTERRUPT EXCEPTION
PROCESSING
相關PDF資料 |
PDF描述 |
|---|---|
| MC68030RC33 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030FE20 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030 | QUad Integrated Communications Controller Users Manual |
| MC68030FE33 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68040V | 32-Bit Microprocessor(32位微處理器) |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MC68030RC25B | 制造商:Motorola Inc 功能描述: |
| MC68030RC25C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030RC25C | 制造商:FREESCALE SEMICONDUCTOR 功能描述:_ |
| MC68030RC33 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:ENHANCED 32-BIT MICROPROCESSOR |
| MC68030RC33B | 制造商:Motorola Inc 功能描述:68030RC33B |
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