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參數資料
| 型號： | MC68HC11KW1 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | High-density complementary metal oxide semiconductor HCMOS) microcontroller unit |
| 中文描述： | 8-BIT, EEPROM, 4 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | TQFP-100 |
| 文件頁數： | 44/238頁 |
| 文件大小： | 798K |
| 代理商： | MC68HC11KW1 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁當前第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁
MOTOROLA
3-14
MC68HC11KW1
CENTRAL PROCESSING UNIT
3
SUBA (opr)
Subtract memory fromA
A – M
A
A
A
A
A
A
IMM
DIR
EXT
IND, X
IND, Y
80
90
B0
A0
18 A0
ii
dd
hh ll
ff
ff
2
3
4
4
5
— — — —
SUBB (opr)
Subtract memory fromB
B – M
B
B
B
B
B
B
IMM
DIR
EXT
IND, X
IND, Y
C0
D0
F0
E0
18 E0
ii
dd
hh ll
ff
ff
2
3
4
4
5
— — — —
SUBD (opr)
Subtract memory fromD
D – M:M+1
D
IMM
DIR
EXT
IND, X
IND, Y
83
93
B3
A3
18 A3
jj
dd
hh ll
ff
ff
kk
4
5
6
6
7
— — — —
SWI
Software interrupt
see Figure 3-2
A
B
A
CCR
B
A
address bus increments
CCR
A
M– 0
INH
3F
—
14
— — — 1 — — — —
— — — —
↓
— — — —
— — — — — — — —
TAB
Transfer A to B
INH
16
—
2
0 —
0 —
TAP
Transfer A to CC register
INH
06
—
2
TBA
Transfer B to A
INH
17
—
2
TEST
Test (only in test modes)
INH
00
—
TPA
Transfer CC register to A
INH
07
—
2
— — — — — — — —
— — — —
TST (opr)
Test for zero or mnus
EXT
IND, X
IND, Y
7D
6D
18 6D
hh ll
ff
ff
6
6
7
0 0
TSTA
Test A for zero or mnus
A – 0
A
INH
4D
—
2
— — — —
— — — —
— — — — — — — —
0 0
TSTB
Test B for zero or mnus
B – 0
B
INH
5D
—
2
0 0
TSX
Transfer stack pointer to X
SP + 1
IX
SP + 1
IY
IX – 1
SP
IY – 1
SP
stack registers & WAIT
IX
D; D
IX
IY
D; D
IY
INH
30
—
3
TSY
Transfer stack pointer to Y
INH
18 30
—
4
— — — — — — — —
TXS
Transfer X to stack pointer
INH
35
—
3
— — — — — — — —
TYS
Transfer Y to stack pointer
INH
18 35
—
4
— — — — — — — —
WAI
Wait for interrupt
INH
3E
—
— — — — — — — —
XGDX
Exchange D with X
INH
8F
—
3
— — — — — — — —
XGDY
Exchange D with Y
INH
18 8F
—
4
— — — — — — — —
Operators
Operands
Is transferred to
Boolean AND
Arithmetic addition, except where used as an
inclusive-OR symbol in Boolean formulae
Exclusive-OR
Multiply
Concatenation
Arithmetic subtraction, or negation symbol
(Twos complement)
dd
8-bit direct address ($0000–$00FF); the high byte is assumed
to be zero
8-bit positive offset ($00 to $FF (0 to 256)) is added to the
contents of the index register
High order byte of 16-bit extended address
One byte of immediate data
High order byte of 16-bit immediate data
Low order byte of 16-bit immediate data
Low order byte of 16-bit extended address
8-bit mask (set bits to be affected)
Signed relative offset ($80 to $7F (–128 to +127));
offset is relative to the address following the offset byte
+
ff
⊕
hh
*
:
–
ii
jj
kk
ll
mm
rr
Cycles
Condition Codes
—
0
1
↓
Infinite, or until reset occurs
12 cycles are used, beginning with the opcode
fetch. A wait state is entered, which remains
in effect for an integer number of MPU E clock
cycles (n) until an interrupt is recognised.
Finally, two additional cycles are used to fetch
the appropriate interrupt vector. (14 + n, total).
Bit not changed
Bit always cleared
Bit always set
Bit set or cleared, depending on the operation
Bit can be cleared, but cannot become set
Not defined
Table 3-2
Instruction set (Page 6 of 6)
Mnemonic
Operation
Description
Addressing
mode
Instruction
Condition codes
Opcode
Operand
Cycles
S X H
I N Z V C
TPG
42
相關PDF資料 |
PDF描述 |
|---|---|
| MC68HC11L6CFN | HCMOS MICROCONTROLLER UNIT |
| MC68HC11L6FS | HCMOS MICROCONTROLLER UNIT |
| MC68HC11L6FU | HCMOS MICROCONTROLLER UNIT |
| MC68HC11L6L | HCMOS MICROCONTROLLER UNIT |
| MC68HC11L6MFB | HCMOS MICROCONTROLLER UNIT |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MC68HC11L0 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:CONFIG Register Programming for EEPROM-based M68HC11 Microcontrollers |
| MC68HC11L0CFN2 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCMOS MICROCONTROLLER UNIT |
| MC68HC11L0CFN3 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCMOS MICROCONTROLLER UNIT |
| MC68HC11L0CFU2 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCMOS MICROCONTROLLER UNIT |
| MC68HC11L0CFU3 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCMOS MICROCONTROLLER UNIT |
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