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參數(shù)資料
| 型號(hào)： | PA7536T-15 |
| 英文描述： | ASIC |
| 中文描述： | 專(zhuān)用集成電路 |
| 文件頁(yè)數(shù)： | 8/10頁(yè) |
| 文件大小： | 219K |
| 代理商： | PA7536T-15 |
8
04-02-052D
Commercial/Industrial
Table 5. A.C. Electrical Characteristics Sequential
-15/I-15
Unit
Symbol
Parameter
6,1
Min
5
Max
7
11
6
t
SCI
t
SCX
t
COI
t
COX
t
HX
t
SK
t
AK
t
HK
t
SI
t
HI
t
PK
t
SPI
t
HPI
Internal set-up to system clock
8
- LCC
14
(t
AL
+ t
SK
+ t
LC
- t
CK
)
Input
16
(EXT.) set-up to system clock, - LCC (t
IA
+ t
SCI
)
System-clock to Array Int. - LCC/IOC/INC
14
(t
CK
+t
LC
)
System-clock to Output Ext. - LCC (t
COI
+ t
LO
)
Input hold time from system clock - LCC
LCC Input set-up to async. clock
13
- LCC
Clock at LCC or IOC - LCC output
LCC input hold time from system clock - LCC
Input set-up to system clock - IOC/INC
14
(t
SK
- t
CK
)
Input hold time from system clock - IOC/INC (t
SK
- t
CK
)
Array input to IOC PCLK clock
Input set-up to PCLK clock
17
- IOC/INC (t
SK
-t
PK
-t
IA
)
Input hold from PCLK clock
17
- IOC/INC (t
PK
+t
IA
-t
SK
)
Input set-up to system clock - IOC/INC Sum-D
15
(
tIA
+ t
AL
+ t
LC
+ t
SK
- t
CK
)
Input hold time from system clock - IOC Sum-D
Input set-up to PCLK clock
(
tIA
+ t
AL
+ t
LC
+ t
SK
–
t
pK
) - IOC Sum-D
Input hold time from PCLK clock - IOC Sum-D
System-clock delay to LCC/IOC/INC
System-clock low or high pulse width
Max. system-clock frequency Int/Int 1/(t
SCI
+ t
COI
)
Max. system-clock frequency Ext/Int 1/(t
SCX
+ t
COI
)
Max. system-clock frequency Int/Ext 1/(t
SCI
+ t
COX
)
Max. system-clock frequency Ext/Ext 1/(t
SCX
+ t
COX
)
Max. system-clock toggle frequency 1/(t
CW
+ t
CW
)
9
LCC presents/reset to LCC output
Input to Global Cell present/reset (t
IA
+ t
AL
+ t
PR
)
Asynch. preset/reset pulse width
Input to LCC Reg-Type (RT)
LCC Reg-Type to LCC output register change
Input to Global Cell register-type change (t
RT
+ t
RTV
)
Asynch. Reg-Type pulse width
Power-on reset time for registers in clear state
2
ns
7
0
2
1
4
0
4
0
6
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
t
SD
7
ns
t
HD
0
ns
t
SDP
7
ns
tHDP
t
CK
t
CW
f
MAX1
f
MAX2
f
MAX3
f
MAX4
f
TGL
t
PR
t
ST
t
AW
t
RT
t
RTV
t
RTC
t
RW
t
RESET
0
6
8
10
ns
ns
ns
MHz
MHz
MHz
MHz
MHz
ns
ns
ns
ns
ns
ns
ns
μs
6
83.3
71.4
62.5
55.5
83.3
1
11
7
1
8
5
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PA7536TI-15 | ASIC |
| PA7536J-15 | ASIC |
| PA7 | Analog IC |
| PAC21S07AS | Analog IC |
| PACK-1 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PA7536TI-15 | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:ASIC |
| PA7540 | 制造商:ANACHIP 制造商全稱(chēng):Anachip Corp 功能描述:PA7540 PEEL Array? Programmable Electrically Erasable Logic Array |
| PA7540J-15 | 功能描述:EEPLD - 電子擦除可編程邏輯設(shè)備 2 INP 20 I/O 15ns RoHS:否 制造商:Atmel 邏輯系列:ATF16V8BQL 最大工作頻率:62 MHz 可編程輸入/輸出端數(shù)量:20 電源電流:20 mA 延遲時(shí)間:15 ns 每個(gè)宏指令的積項(xiàng)數(shù):8 電源電壓-最大:5.5 V 電源電壓-最小:4.5 V 大電池?cái)?shù)量:8 最小工作溫度:- 40 C 最大工作溫度:+ 85 C 安裝風(fēng)格:Through Hole 封裝 / 箱體:PDIP-20 |
| PA7540J-15L | 功能描述:EEPLD - 電子擦除可編程邏輯設(shè)備 2 INP 20 I/O 15ns RoHS:否 制造商:Atmel 邏輯系列:ATF16V8BQL 最大工作頻率:62 MHz 可編程輸入/輸出端數(shù)量:20 電源電流:20 mA 延遲時(shí)間:15 ns 每個(gè)宏指令的積項(xiàng)數(shù):8 電源電壓-最大:5.5 V 電源電壓-最小:4.5 V 大電池?cái)?shù)量:8 最小工作溫度:- 40 C 最大工作溫度:+ 85 C 安裝風(fēng)格:Through Hole 封裝 / 箱體:PDIP-20 |
| PA7540JI-15 | 功能描述:EEPLD - 電子擦除可編程邏輯設(shè)備 2 INP 20 I/O 15ns RoHS:否 制造商:Atmel 邏輯系列:ATF16V8BQL 最大工作頻率:62 MHz 可編程輸入/輸出端數(shù)量:20 電源電流:20 mA 延遲時(shí)間:15 ns 每個(gè)宏指令的積項(xiàng)數(shù):8 電源電壓-最大:5.5 V 電源電壓-最小:4.5 V 大電池?cái)?shù)量:8 最小工作溫度:- 40 C 最大工作溫度:+ 85 C 安裝風(fēng)格:Through Hole 封裝 / 箱體:PDIP-20 |
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