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參數資料
| 型號： | PSD854F2V-90 |
| 廠商： | 意法半導體 |
| 英文描述： | Flash In-System Programmable (ISP) Peripherals for 8-bit MCUs, 5V |
| 中文描述： | Flash在系統可編程（ISP）的周邊8位MCU，5V的 |
| 文件頁數： | 74/110頁 |
| 文件大小： | 1737K |
| 代理商： | PSD854F2V-90 |
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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2
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Table 37. Example of PSD Typical Power Calculation at V
CC
= 5.0V (Turbo Mode Off)
Conditions
Highest Composite PLD input frequency
(Freq PLD)
= 8 MHz
MCU ALE frequency (Freq ALE)
= 4 MHz
% Flash memory Access
= 80%
% SRAM access
= 15%
% I/O access
= 5% (no additional power above base)
Operational Modes
% Normal
= 10%
% Power-down Mode
= 90%
Number of product terms used
(from fitter report)
= 45 PT
% of total product terms
= 45/182 = 24.7%
Turbo Mode
= Off
Calculation (using typical values)
I
CC
total
= Ipwrdown x %pwrdown + %normal x (I
CC
(ac) + I
CC
(dc))
= Ipwrdown x %pwrdown + % normal x (%flash x 2.5mA/MHz x Freq ALE
+ %SRAM x 1.5mA/MHz x Freq ALE
+ % PLD x (from graph using Freq PLD))
= 50μA x 0.90 + 0.1 x (0.8 x 2.5mA/MHz x 4 MHz
+ 0.15 x 1.5mA/MHz x 4 MHz
+ 24mA)
= 45μA + 0.1 x (8 + 0.9 + 24)
= 45μA + 0.1 x 32.9
= 45μA + 3.29mA
= 3.34mA
This is the operating power with no EEPROM WRITE or Flash memory Erase cycles in progress. Calculation is based
on I
OUT
= 0mA.
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| PSD913212JT | Terminal Block; Pitch Spacing:0.197"; Wire Size (AWG):26-12; Mounting Type:PC Board; Leaded Process Compatible:No; Peak Reflow Compatible (260 C):No; Terminal Block Clamp Type:Tension Clamp |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| PSD854F2V-90M | 功能描述:CPLD - 復雜可編程邏輯器件 3.0V 2M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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