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參數(shù)資料
| 型號(hào)： | PSD913515JIT |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | BBG ECL/TTL CLOCK DRVR; Package: 28 LEAD PLCC; No of Pins: 28; Container: Rail; Qty per Container: 37 |
| 中文描述： | Flash在系統(tǒng)可編程ISP的外設(shè)的8位微控制器 |
| 文件頁(yè)數(shù)： | 94/110頁(yè) |
| 文件大小： | 1737K |
| 代理商： | PSD913515JIT |
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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2
94/110
Figure 47. Peripheral I/O READ Timing
Table 61. Port A Peripheral Data Mode READ Timing (5V devices)
Symbol
Parameter
Conditions
-70
-90
-15
Turbo
Off
Unit
Min
Max
Min
Max
Min
Max
t
AVQV–PA
Address Valid to Data
Valid
(Note
3
)
37
39
45
+ 10
ns
t
SLQV–PA
CSI Valid to Data Valid
27
35
45
+ 10
ns
t
RLQV–PA
RD to Data Valid
(Notes
1,4
)
21
32
40
ns
RD to Data Valid 8031 Mode
32
38
45
ns
t
DVQV–PA
Data In to Data Out Valid
22
30
38
ns
t
QXRH–PA
RD Data Hold Time
0
0
0
ns
t
RLRH–PA
RD Pulse Width
(Note
1
)
27
32
38
ns
t
RHQZ–PA
RD to Data High-Z
(Note
1
)
23
25
30
ns
tQXRH (PA)
tRHQZ (PA)
tRLQV (PA)
tRLRH (PA)
tDVQV (PA)
tSLQV (PA)
tAVQV (PA)
ADDRESS
DATA VALID
ALE/AS
A/D BUS
RD
DATA ON PORT A
CSI
AI02897
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