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參數資料
| 型號： | XC2S100-5TQG144C |
| 廠商： | Xilinx Inc |
| 文件頁數： | 62/99頁 |
| 文件大小： | 0K |
| 描述： | IC SPARTAN-II FPGA 100K 144-TQFP |
| 標準包裝： | 60 |
| 系列： | Spartan®-II |
| LAB/CLB數： | 600 |
| 邏輯元件/單元數： | 2700 |
| RAM 位總計： | 40960 |
| 輸入/輸出數： | 92 |
| 門數： | 100000 |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 144-LQFP |
| 供應商設備封裝： | 144-TQFP（20x20） |
| 產品目錄頁面： | 599 (CN2011-ZH PDF) |
| 其它名稱： | 122-1305 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁當前第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁
Spartan-II FPGA Family: DC and Switching Characteristics
DS001-3 (v2.8) June 13, 2008
Module 3 of 4
Product Specification
65
R
CLB Arithmetic Switching Characteristics
Setup times not listed explicitly can be approximated by decreasing the combinatorial delays by the setup time adjustment
listed. Precise values are provided by the timing analyzer.
Symbol
Description
Speed Grade
Units
-6
-5
Min
Max
Min
Max
Combinatorial Delays
TOPX
F operand inputs to X via XOR
-
0.8
-
0.9
ns
TOPXB
F operand input to XB output
-
1.3
-
1.5
ns
TOPY
F operand input to Y via XOR
-
1.7
-
2.0
ns
TOPYB
F operand input to YB output
-
1.7
-
2.0
ns
TOPCYF
F operand input to COUT output
-
1.3
-
1.5
ns
TOPGY
G operand inputs to Y via XOR
-
0.9
-
1.1
ns
TOPGYB
G operand input to YB output
-
1.6
-
2.0
ns
TOPCYG
G operand input to COUT output
-
1.2
-
1.4
ns
TBXCY
BX initialization input to COUT
-
0.9
-
1.0
ns
TCINX
CIN input to X output via XOR
-
0.4
-
0.5
ns
TCINXB
CIN input to XB
-
0.1
-
0.1
ns
TCINY
CIN input to Y via XOR
-
0.5
-
0.6
ns
TCINYB
CIN input to YB
-
0.6
-
0.7
ns
TBYP
CIN input to COUT output
-
0.1
-
0.1
ns
Multiplier Operation
TFANDXB
F1/2 operand inputs to XB output via AND
-
0.5
-
0.5
ns
TFANDYB
F1/2 operand inputs to YB output via AND
-
0.9
-
1.1
ns
TFANDCY
F1/2 operand inputs to COUT output via AND
-
0.5
-
0.6
ns
TGANDYB
G1/2 operand inputs to YB output via AND
-
0.6
-
0.7
ns
TGANDCY
G1/2 operand inputs to COUT output via AND
-
0.2
-
0.2
ns
Setup/Hold Times with Respect to Clock CLK(1)
TCCKX / TCKCX
CIN input to FFX
1.1 / 0
-
1.2 / 0
-
ns
TCCKY / TCKCY
CIN input to FFY
1.2 / 0
-
1.3 / 0
-
ns
Notes:
1.
A zero hold time listing indicates no hold time or a negative hold time.
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數 |
參數描述 |
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