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參數(shù)資料
型號(hào)： XC2S15-5TQ144C
廠商： Xilinx Inc
文件頁數(shù)： 63/99頁
文件大小： 0K
描述： IC FPGA 2.5V 96 CLB'S 144-PQFP
標(biāo)準(zhǔn)包裝： 60
系列： Spartan®-II
LAB/CLB數(shù)： 96
邏輯元件/單元數(shù)： 432
RAM 位總計(jì)： 16384
輸入/輸出數(shù)： 86
門數(shù)： 15000
電源電壓： 2.375 V ~ 2.625 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
產(chǎn)品目錄頁面： 599 (CN2011-ZH PDF)
其它名稱： 122-1218
XC2S15-5TQ144C-ND
Spartan-II FPGA Family: DC and Switching Characteristics
DS001-3 (v2.8) June 13, 2008
Module 3 of 4
Product Specification
66
R
CLB Distributed RAM Switching Characteristics
CLB Shift Register Switching Characteristics
Symbol
Description
Speed Grade
Units
-6
-5
Min
Max
Min
Max
Sequential Delays
TSHCKO16
Clock CLK to X/Y outputs (WE active, 16 x 1 mode)
-
2.2
-
2.6
ns
TSHCKO32
Clock CLK to X/Y outputs (WE active, 32 x 1 mode)
-
2.5
-
3.0
ns
Setup/Hold Times with Respect to Clock CLK(1)
TAS / TAH
F/G address inputs
0.7 / 0
-
0.7 / 0
-
ns
TDS / TDH
BX/BY data inputs (DIN)
0.8 / 0
-
0.9 / 0
-
ns
TWS / TWH
CE input (WS)
0.9 / 0
-
1.0 / 0
-
ns
Clock CLK
TWPH
Minimum pulse width, High
-
2.9
-
2.9
ns
TWPL
Minimum pulse width, Low
-
2.9
-
2.9
ns
TWC
Minimum clock period to meet address write cycle time
-
5.8
-
5.8
ns
Notes:
1.
A zero hold time listing indicates no hold time or a negative hold time.
Symbol
Description
Speed Grade
Units
-6
-5
Min
Max
Min
Max
Sequential Delays
TREG
Clock CLK to X/Y outputs
-
3.47
-
3.88
ns
Setup Times with Respect to Clock CLK
TSHDICK
BX/BY data inputs (DIN)
0.8
-
0.9
-
ns
TSHCECK
CE input (WS)
0.9
-
1.0
-
ns
Clock CLK
TSRPH
Minimum pulse width, High
-
2.9
-
2.9
ns
TSRPL
Minimum pulse width, Low
-
2.9
-
2.9
ns
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PDF描述
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參數(shù)描述
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XC2S15-5VQ100I 功能描述:IC FPGA 2.5V I-TEMP 100-VQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-II 標(biāo)準(zhǔn)包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計(jì):2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應(yīng)商設(shè)備封裝:676-FBGA（27x27）
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