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參數資料
| 型號： | XC3S1200E-4FTG256C |
| 廠商： | Xilinx Inc |
| 文件頁數： | 16/227頁 |
| 文件大小： | 0K |
| 描述： | IC SPARTAN3E FPGA 1200K 256FTBGA |
| 標準包裝： | 90 |
| 系列： | Spartan®-3E |
| LAB/CLB數： | 2168 |
| 邏輯元件/單元數： | 19512 |
| RAM 位總計： | 516096 |
| 輸入/輸出數： | 190 |
| 門數： | 1200000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 256-LBGA |
| 供應商設備封裝： | 256-FTBGA |
| 其它名稱： | 122-1529 XC3S1200E-4FTG256C-ND |
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
112
Production Stepping
The Spartan-3E FPGA family uses production stepping to
indicate improved capabilities or enhanced features.
Stepping 1 is, by definition, a functional superset of
Stepping 0. Furthermore, configuration bitstreams
generated for Stepping 0 are compatible with Stepping 1.
Designs operating on the Stepping 0 devices perform
similarly on a Stepping 1 device.
Differences Between Steppings
Table 71 summarizes the feature and performance
differences between Stepping 0 devices and Stepping 1
devices.
Ordering a Later Stepping
-5C and -4I devices, and -4C devices (with date codes 0901
(2009) and later) always support the Stepping 1 feature set
independent of the stepping code. Optionally, to order only
Stepping 1 for the -4C devices, append an “S1” suffix to the
standard ordering code, where ‘1’ is the stepping number,
as indicated in Table 72.
Software Version Requirements
Production Spartan-3E applications must be processed
using the Xilinx ISE 8.1i, Service Pack 3 or later
development software, using the v1.21 or later speed files.
The ISE 8.1i software implements critical bitstream
generator updates.
For additional information on Spartan-3E development
software and known issues, see the following Answer
Record:
Xilinx Answer #22253
http://www.xilinx.com/support/answers/22253.htm
Table 71: Differences between Spartan-3E Production Stepping Levels
Stepping 0
Stepping 1
Production status
Production from 2005 to 2007
Production starting
March 2006
Speed grade and operating conditions
-4C only
-4C, -4I, -5C
JTAG ID code
Different revision fields. See Table 67.
DCM DLL maximum input frequency
90 MHz
(200 MHz for XC3S1200E)
240 MHz (-4 speed grade)
275 MHz (-5 speed grade)
DCM DFS output frequency range(s)
Split ranges at 5 – 90 MHz and
220 – 307 MHz
(single range 5 – 307 MHz for XC3S1200E)
Continuous range:
5 – 311 MHz (-4)
5 – 333 MHz (-5)
Supports multi-FPGA daisy-chain configurations from
SPI Flash
No, single FPGA only
Yes
JTAG configuration supported when FPGA in BPI
mode with a valid image in the attached parallel NOR
Flash PROM
No(1)
Yes
JTAG EXTEST, INTEST, SAMPLE support
Yes: XC3S100E, XC3S250E, XC3S500E
No(2): XC3S1200E, XC3S1600E
Yes
All Devices
Power sequencing when using HSWAP Pull-Up
Requires VCCINT before VCCAUX
Any sequence
PCI compliance
No
Yes
Notes:
1.
Workarounds exist. See Stepping 0 Limitations when Reprogramming via JTAG if FPGA Set for BPI Configuration.
2.
JTAG BYPASS and JTAG configuration are supported
Table 72: Spartan-3E Optional Stepping Ordering
Stepping
Number
Suffix Code
Status
0
None
Production
1
S1
Production
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參數描述 |
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