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參數資料
| 型號： | XC3S500E-4CPG132C |
| 廠商： | Xilinx Inc |
| 文件頁數： | 43/227頁 |
| 文件大小： | 0K |
| 描述： | IC SPARTAN-3E FPGA 500K 132CSBGA |
| 產品培訓模塊： | FPGAs Spartan3 |
| 標準包裝： | 360 |
| 系列： | Spartan®-3E |
| LAB/CLB數： | 1164 |
| 邏輯元件/單元數： | 10476 |
| RAM 位總計： | 368640 |
| 輸入/輸出數： | 92 |
| 門數： | 500000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 132-TFBGA，CSPBGA |
| 供應商設備封裝： | 132-CSPBGA（8x8） |
| 配用： | 122-1536-ND - KIT STARTER SPARTAN-3E |
| 其它名稱： | 122-1484 |
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
137
Clock Buffer/Multiplexer Switching Characteristics
Table 99: CLB Distributed RAM Switching Characteristics
Symbol
Description
-5
-4
Units
Min
Max
Min
Max
Clock-to-Output Times
TSHCKO
Time from the active edge at the CLK input to data appearing on
the distributed RAM output
-2.05
-2.35
ns
Setup Times
TDS
Setup time of data at the BX or BY input before the active
transition at the CLK input of the distributed RAM
0.40
-0.46
-ns
TAS
Setup time of the F/G address inputs before the active transition
at the CLK input of the distributed RAM
0.46
-0.52
-ns
TWS
Setup time of the write enable input before the active transition at
the CLK input of the distributed RAM
0.34
-0.40
-ns
Hold Times
TDH
Hold time of the BX, BY data inputs after the active transition at
the CLK input of the distributed RAM
0.13
-0.15
-ns
TAH, TWH
Hold time of the F/G address inputs or the write enable input after
the active transition at the CLK input of the distributed RAM
0
-0
-ns
Clock Pulse Width
TWPH, TWPL
Minimum High or Low pulse width at CLK input
0.88
-1.01
-ns
Table 100: CLB Shift Register Switching Characteristics
Symbol
Description
-5
-4
Units
Min
Max
Min
Max
Clock-to-Output Times
TREG
Time from the active edge at the CLK input to data appearing on
the shift register output
-3.62
-4.16
ns
Setup Times
TSRLDS
Setup time of data at the BX or BY input before the active
transition at the CLK input of the shift register
0.41
-0.46
-ns
Hold Times
TSRLDH
Hold time of the BX or BY data input after the active transition at
the CLK input of the shift register
0.14
-0.16
-ns
Clock Pulse Width
TWPH, TWPL
Minimum High or Low pulse width at CLK input
0.88
-1.01
-ns
Table 101: Clock Distribution Switching Characteristics
Description
Symbol
Maximum
Units
Speed Grade
-5
-4
Global clock buffer (BUFG, BUFGMUX, BUFGCE) I input to O-output delay
TGIO
1.46
ns
Global clock multiplexer (BUFGMUX) select S-input setup to I0 and I1 inputs. Same
as BUFGCE enable CE-input
TGSI
0.55
0.63
ns
Frequency of signals distributed on global buffers (all sides)
FBUFG
333
311
MHz
相關PDF資料 |
PDF描述 |
|---|---|
| HMM06DRUH | CONN EDGECARD 12POS .156 DIP SLD |
| MAX6627MKA#T | IC TEMP SENSOR DGTL SOT23-8 |
| LM75BIMMX-5+ | IC TEMP SENSOR WATCHDOG 8MSOP |
| LM75BIMMX-3+ | IC TEMP SENSOR WATCHDOG 8MSOP |
| GBB15DHRN | CONN CARD EXTEND 30POS .050" SLD |
相關代理商/技術參數 |
參數描述 |
|---|---|
| XC3S500E-4CPG132I | 功能描述:IC FPGA SPARTAN-3E 500K 132CSBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:Spartan®-3E 標準包裝:40 系列:Spartan® 6 LX LAB/CLB數:3411 邏輯元件/單元數:43661 RAM 位總計:2138112 輸入/輸出數:358 門數:- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應商設備封裝:676-FBGA（27x27） |
| XC3S500E-4CPG132I4124 | 制造商:Xilinx 功能描述: |
| XC3S500E-4FG320C | 制造商:Xilinx 功能描述:FPGA SPARTAN-3E 500K GATES 10476 CELLS 572MHZ 90NM 1.2V 320F - Trays |
| XC3S500E-4FG320I | 功能描述:IC FPGA SPARTAN 3E 320FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:Spartan®-3E 標準包裝:40 系列:Spartan® 6 LX LAB/CLB數:3411 邏輯元件/單元數:43661 RAM 位總計:2138112 輸入/輸出數:358 門數:- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應商設備封裝:676-FBGA（27x27） |
| XC3S500E-4FGG320C | 功能描述:IC SPARTAN-3E FPGA 500K 320FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:Spartan®-3E 標準包裝:60 系列:XP LAB/CLB數:- 邏輯元件/單元數:10000 RAM 位總計:221184 輸入/輸出數:244 門數:- 電源電壓:1.71 V ~ 3.465 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應商設備封裝:388-FPBGA（23x23） 其它名稱:220-1241 |
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