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參數資料
| 型號： | AD9228-65EB |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | Quad, 12-bit, 40/65 MSPS Serial LVDS 1.8 V A/D Converter |
| 中文描述： | 四，12位，六十五分之四十○MSPS的串行LVDS 1.8弗吉尼亞州/ D轉換器 |
| 文件頁數： | 22/52頁 |
| 文件大小： | 1659K |
| 代理商： | AD9228-65EB |
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AD9228
Clock Jitter Considerations
High speed, high resolution ADCs are sensitive to the quality of the
clock input. The degradation in SNR at a given input frequency
(f
A
) due only to aperture jitter (t
J
) can be calculated by
SNR degradation
= 20 × log 10 [1/2 × π ×
f
A
×
t
J
]
Rev. 0 | Page 22 of 52
In this equation, the rms aperture jitter represents the root mean
square of all jitter sources, including the clock input, analog input
signal, and ADC aperture jitter specifications. IF undersampling
applications are particularly sensitive to jitter (see Figure 55).
The clock input should be treated as an analog signal in cases
where aperture jitter may affect the dynamic range of the AD9228.
Power supplies for clock drivers should be separated from the
ADC output driver supplies to avoid modulating the clock signal
with digital noise. Low jitter, crystal-controlled oscillators make
the best clock sources. If the clock is generated from another
type of source (by gating, dividing, or other methods), it should
be retimed by the original clock at the last step.
Refer to the
AN-501 Application Note
and the
AN-756
Application Note
for more in-depth information about jitter
performance as it relates to ADCs (visit
www.analog.com
).
1
10
100
1000
0
16 BITS
14 BITS
12 BITS
30
40
50
60
70
80
90
100
110
120
130
0.125 ps
0.25 ps
0.5 ps
1.0 ps
2.0 ps
ANALOG INPUT FREQUENCY (MHz)
10 BITS
RMS CLOCK JITTER REQUIREMENT
S
Figure 55. Ideal SNR vs. Input Frequency and Jitter
Power Dissipation and Power-Down Mode
As shown in Figure 56 and Figure 57, the power dissipated by
the AD9228 is proportional to its sample rate. The digital power
dissipation does not vary much because it is determined primarily
by the DRVDD supply and bias current of the LVDS output drivers.
10
20
15
30
35
25
40
C
ENCODE (MSPS)
0
180
220
200
240
300
340
320
360
260
280
0
20
40
100
140
120
180
160
60
80
DRVDD CURRENT
TOTAL POWER
AVDD CURRENT
P
Figure 56. Supply Current vs. f
SAMPLE
for f
IN
= 10.3 MHz, f
SAMPLE
= 40 MSPS
10
20
30
40
50
60
C
P
ENCODE (MSPS)
0
0
50
100
150
200
250
300
340
320
360
380
400
420
440
460
480
DRVDD CURRENT
TOTAL POWER
AVDD CURRENT
Figure 57. Supply Current vs. f
SAMPLE
for f
IN
= 10.3 MHz, f
SAMPLE
= 65 MSPS
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