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參數資料
| 型號： | AD9937KCPRL |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 消費家電 |
| 英文描述： | TVPS00RF-25-35PB W/ PC CONTACT |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, QCC56 |
| 封裝： | MO-220-VLLD-2, LFCSP-56 |
| 文件頁數： | 27/44頁 |
| 文件大小： | 410K |
| 代理商： | AD9937KCPRL |
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REV. 0
AD9937
–27–
12-BIT
HD COUNTER
VD
500 785
500 785
500
500 785
500 785
500 785
11-BIT
VD COUNTER
000
001
002
003
N
N – 1
N – 2
N – 3
N – 4
PBLKSTART
PBLKSTOP
12-BIT
HD COUNTER
PBLKTOG1 = 500
PBLKTOG2 = 785
PBLK
HDLEN = 1500
1. PBLKTOG1 = 500
2. PBLKTOG2 = 785
3. PBLKTOG3 = 4095
4. PBLKTOG4 = 4095
5. THIS PBLK PULSE SEQUENCE IS USED IN THE EXAMPLE BELOW.
1. PBLKSTART = N – 2
2. PBLKSTOP = 001
3. THIS EXAMPLE SHOWS HOW PBLK IS LOW IN THE VERTICAL BLANKING REGION FROM PBLKTOG1 IN LINE PBLKSTART UNTIL PBLKTOG2 IN LINE PBLKSTOP.
AS SHOWN IN THE ABOVE FIGURE, PBLK REMAINS LOW FROM PBLKTOG1 TO PBLKTOG2.
Figure 20. Example of PBLK Applied in Vertical Blanking Region Using PBLKSTART and PBLKSTOP Registers
12-BIT
HD COUNTER
1
2
3
4
PBLK
PROGRAMMABLE CLOCK POSITIONS
1. PBLKTOG1 (PROGRAMMABLE AT MODE_REG(9))
2. PBLKTOG2 (PROGRAMMABLE AT MODE_REG(9))
3. PBLKTOG3 (PROGRAMMABLE AT MODE_REG(10))
4. PBLKTOG4 (PROGRAMMABLE AT MODE_REG(10))
Figure 19. PBLK Timing
相關PDF資料 |
PDF描述 |
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| AD9944 | Complete 10-Bit and 12-Bit, 25 MHz CCD Signal Processors |
相關代理商/技術參數 |
參數描述 |
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| AD9940BCPZ | 功能描述:IC CDS TIMING DRIVE CONV 48LFCSP RoHS:是 類別:集成電路 (IC) >> 數據采集 - ADCs/DAC - 專用型 系列:- 產品培訓模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標準包裝:50 系列:- 類型:數據采集系統（DAS） 分辨率（位）:16 b 采樣率（每秒）:21.94k 數據接口:MICROWIRE?，QSPI?，串行，SPI? 電壓電源:模擬和數字 電源電壓:1.8 V ~ 3.6 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:40-WFQFN 裸露焊盤 供應商設備封裝:40-TQFN-EP（6x6） 包裝:托盤 |
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