- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄373972 > AD9957 (Analog Devices, Inc.) 1 GSPS Quadrature Digital Upconverter with 18-Bit IQ Data Path and 14-Bit DAC PDF資料下載
參數(shù)資料
| 型號(hào)： | AD9957 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | 1 GSPS Quadrature Digital Upconverter with 18-Bit IQ Data Path and 14-Bit DAC |
| 中文描述： | 1 GSPS的正交數(shù)字上變頻器與18位智商數(shù)據(jù)路徑和14位DAC |
| 文件頁數(shù)： | 6/60頁 |
| 文件大小： | 840K |
| 代理商： | AD9957 |
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AD9957
Parameter
CMOS LOGIC INPUTS
Voltage
Logic 1
Logic 0
Current
Logic 1
Logic 0
Input Capacitance
CMOS LOGIC OUTPUTS
Voltage
Logic 1
Logic 0
POWER SUPPLY CURRENT
DVDD_I/O (3.3V) Pin Current Consumption
DVDD (1.8V) Pin Current Consumption
AVDD (3.3V) Pin Current Consumption
AVDD (1.8V) Pin Current Consumption
POWER CONSUMPTION
Single Tone Mode
Continuous Modulation
Inverse Sinc Filter Power Consumption
Full Sleep Mode
1
The system clock is limited to 750 MHz maximum in BFI mode.
2
The gain value for VCO range Setting 5 is measured at 1000 MHz.
3
Wake-up time refers to the recovery from analog power-down modes. The longest time required is for the Reference Clock Multiplier PLL to relock to the reference.
4
SYSCLK cycle refers to the actual clock frequency used on-chip by the DDS. If the reference clock multiplier is used to multiply the external reference clock frequency,
the SYSCLK frequency is the external frequency multiplied by the reference clock multiplication factor. If the reference clock multiplier and divider are not used, the
SYSCLK frequency is the same as the external reference clock frequency.
Rev. 0 | Page 6 of 60
Test Conditions/Comments
1 mA load
QDUC mode
QDUC mode
QDUC mode
QDUC mode
8× interpolation
Min
2.0
2.8
Typ
90
38
2
16
610
28
105
800
1400
150
12
Max
0.8
120
50
0.4
1800
200
28
Unit
V
V
μA
μA
pF
V
V
mA
mA
mA
mA
mW
mW
mW
mW
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AD9957BSVZ | 1 GSPS Quadrature Digital Upconverter with 18-Bit IQ Data Path and 14-Bit DAC |
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參數(shù)描述 |
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