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參數資料
| 型號： | ADSP-21062L |
| 廠商： | Analog Devices, Inc. |
| 元件分類： | 基準電壓源/電流源 |
| 英文描述： | Cap-Free, NMOS, 150mA Low Dropout Regulator with Reverse Current Protection |
| 中文描述： | 無電容，NMOS管，150mA的低壓差穩壓器的反向電流保護 |
| 文件頁數： | 24/48頁 |
| 文件大小： | 370K |
| 代理商： | ADSP-21062L |
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–24–
ADSP-21062/ADSP-21062L
REV. C
ADSP-21062
Min
ADSP-21062L
Min
Parameter
Max
Max
Units
Timing Requirements:
t
SADRI
t
HADRI
t
SRWLI
t
HRWLI
t
RWHPI
t
SDATWH
t
HDATWH
Address,
SW
Setup Before CLKIN
Address,
SW
Hold Before CLKIN
RD
/
WR
Low Setup Before CLKIN
1
RD
/
WR
Low Hold After CLKIN
RD
/
WR
Pulse High
Data Setup Before
WR
High
Data Hold After
WR
High
15 + DT/2
15 + DT/2
ns
ns
ns
ns
ns
ns
ns
5 + DT/2
5 + DT/2
9.5 + 5DT/16
–4 – 5DT/16
3
5
1
9.5 + 5DT/16
–4 – 5DT/16
3
5
1
8 + 7DT/16
8 + 7DT/16
Switching Characteristics:
t
SDDATO
t
DATTR
t
DACKAD
t
ACKTR
Data Delay After CLKIN
Data Disable After CLKIN
2
ACK Delay After Address,
SW
3
ACK Disable After CLKIN
3
19 + 5DT/16
7 – DT/8
9
6 – DT/8
19 + 5DT/16
7 – DT/8
9
6 – DT/8
ns
ns
ns
ns
0 – DT/8
0 – DT/8
–1 – DT/8
–1 – DT/8
NOTES
1
t
(min) = 9.5 + 5DT/16 when Multiprocessor Memory Space Wait State (MMSWS bit in WAIT register) is disabled; when MMSWS is enabled, t
SRWLI
(min)
= 4 + DT/8.
2
See
System Hold Time Calculation
under Test Conditions for calculation of hold times given capacitive and dc loads.
3
t
is true only if the address and
SW
inputs have setup times (before CLKIN) greater than 10 + DT/8 and less than 19 + 3DT/4. If the address and
SW
inputs have
setup times greater than 19 + 3DT/4, then ACK is valid 14 + DT/4 (max) after CLKIN. A slave that sees an address with an M field match will respond with ACK
regardless of the state of MMSWS or strobes. A slave will three-state ACK every cycle with t
ACKTR
.
Synchronous Read/Write—Bus Slave
Use these specifications for ADSP-21062 bus master accesses of
a slave’s IOP registers or internal memory (in multiprocessor
memory space). The bus master must meet these (bus slave)
timing requirements.
相關PDF資料 |
PDF描述 |
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