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參數資料
| 型號： | ADSP-21062L |
| 廠商： | Analog Devices, Inc. |
| 元件分類： | 基準電壓源/電流源 |
| 英文描述： | Cap-Free, NMOS, 150mA Low Dropout Regulator with Reverse Current Protection |
| 中文描述： | 無電容，NMOS管，150mA的低壓差穩壓器的反向電流保護 |
| 文件頁數： | 28/48頁 |
| 文件大小： | 370K |
| 代理商： | ADSP-21062L |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁當前第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁
–28–
ADSP-21062/ADSP-21062L
REV. C
ADSP-21062
Min
ADSP-21062L
Parameter
Max
Min
Max
Units
Read Cycle
Timing Requirements:
t
SADRDL
t
HADRDH
t
WRWH
t
DRDHRDY
t
DRDHRDY
Address Setup/
CS
Low Before
RD
Low
1
Address Hold/
CS
Hold Low After
RD
RD
/
WR
High Width
RD
High Delay After REDY (O/D) Disable
RD
High Delay After REDY (A/D) Disable
0
0
6
0
0
0
0
6
0
0
ns
ns
ns
ns
ns
Switching Characteristics:
t
SDATRDY
t
DRDYRDL
t
RDYPRD
Data Valid Before REDY Disable from Low
REDY (O/D) or (A/D) Low Delay After
RD
Low
REDY (O/D) or (A/D) Low Pulse
Width for Read
Data Disable After
RD
High
2
2
ns
ns
10
10
45 + 21DT/16
2
45 + 21DT/16
2
ns
ns
t
HDARWH
8
8
Write Cycle
Timing Requirements:
t
SCSWRL
t
HCSWRH
t
SADWRH
t
HADWRH
t
WWRL
t
WRWH
t
DWRHRDY
CS
Low Setup Before
WR
low
CS
Low Hold After
WR
high
Address Setup Before
WR
High
Address Hold After
WR
High
WR
Low Width
RD
/
WR
High Width
WR
High Delay After REDY
(O/D) or (A/D) Disable
Data Setup Before
WR
High
Data Hold After
WR
High
0
0
5
2
7
6
0
0
5
2
7
6
ns
ns
ns
ns
ns
ns
0
5
1
0
5
1
ns
ns
ns
t
SDATWH
t
HDATWH
Switching Characteristics:
t
DRDYWRL
REDY (O/D) or (A/D) Low Delay
After
WR
/
CS
Low
REDY (O/D) or (A/D) Low Pulse
Width for Write
REDY (O/D) or (A/D) Disable to CLKIN
10
10
ns
t
RDYPWR
15 + 7DT/16
1 + 7DT/16
15 + 7DT/16
1 + 7DT/16
ns
ns
t
SRDYCK
8 + 7DT/16
8 + 7DT/16
NOTE
1
Not required if
RD
and address are valid t
HBGRCSV
after
HBG
goes low. For first access after
HBR
asserted, ADDR
31-0
must be a non-MMS value 1/2 t
CLK
before
RD
or
WR
goes low or by t
HBGRCSV
after
HBG
goes low. This is easily accomplished by driving an upper address signal high when
HBG
is asserted. See the “Host Proces-
sor Control of the ADSP-21062” section in the
ADSP-21062 SHARC User’s Manual, Second Edition.
CLKIN
REDY (O/D)
O/D = OPEN DRAIN, A/D = ACTIVE DRIVE
t
SRDYCK
REDY (A/D)
Figure 18a. Synchronous REDY Timing
Asynchronous Read/Write—Host to ADSP-21062
Use these specifications for asynchronous host processor accesses
of an ADSP-21062, after the host has asserted
CS
and
HBR
(low). After
HBG
is returned by the ADSP-21062, the host can
drive the
RD
and
WR
pins to access the ADSP-21062’s internal
memory or IOP registers.
HBR
and
HBG
are assumed low for
this timing.
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