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參數資料
| 型號： | ADSP-21062L |
| 廠商： | Analog Devices, Inc. |
| 元件分類： | 基準電壓源/電流源 |
| 英文描述： | Cap-Free, NMOS, 150mA Low Dropout Regulator with Reverse Current Protection |
| 中文描述： | 無電容，NMOS管，150mA的低壓差穩壓器的反向電流保護 |
| 文件頁數： | 30/48頁 |
| 文件大小： | 370K |
| 代理商： | ADSP-21062L |
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–30–
ADSP-21062/ADSP-21062L
REV. C
ADSP-21062
Min
ADSP-21062L
Min
Parameter
Max
Max
Units
Timing Requirements:
t
STSCK
t
HTSCK
SBTS
Setup Before CLKIN
SBTS
Hold Before CLKIN
12 + DT/2
12 + DT/2
ns
ns
6 + DT/2
6 + DT/2
Switching Characteristics:
t
MIENA
Address/Select Enable After CLKIN
t
MIENS
Strobes Enable After CLKIN
1
t
MIENHG
HBG
Enable After CLKIN
t
MITRA
Address/Select Disable After CLKIN
t
MITRS
Strobes Disable After CLKIN
1
t
MITRHG
HBG
Disable After CLKIN
t
DATEN
Data Enable After CLKIN
2
t
DATTR
Data Disable After CLKIN
2
t
ACKEN
ACK Enable After CLKIN
2
t
ACKTR
ACK Disable After CLKIN
2
t
ADCEN
ADRCLK Enable After CLKIN
t
ADCTR
ADRCLK Disable After CLKIN
t
MTRHBG
Memory Interface Disable Before
HBG
Low
3
t
MENHBG
Memory Interface Enable After
HBG
High
3
–1 – DT/8
–1.5 – DT/8
–1.5 – DT/8
–1.25 – DT/8
–1.5 – DT/8
–1.5 – DT/8
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
0 – DT/4
1.5 – DT/4
2.0 – DT/4
0 – DT/4
1.5 – DT/4
2.0 – DT/4
9 + 5DT/16
0 – DT/8
7.5 + DT/4
–1 – DT/8
–2 – DT/8
9 + 5DT/16
–0.5 – DT/8
7.5 + DT/4
–1 – DT/8
–2 – DT/8
7 – DT/8
7 – DT/8
6 – DT/8
6 – DT/8
8 – DT/4
8 – DT/4
0 + DT/8
0 + DT/8
ns
19 + DT
19 + DT
ns
NOTES
1
Strobes =
RD
,
WR
,
SW
, PAGE,
DMAG
.
2
In addition to bus master transition cycles, these specs also apply to bus master and bus slave synchronous read/write.
3
Memory Interface = Address,
RD
,
WR
,
MS
x,
SW
, PAGE,
DMAG
x,
BMS
(in EPROM boot mode).
Three-State Timing—Bus Master, Bus Slave,
HBR
,
SBTS
These specifications show how the memory interface is disabled
(stops driving) or enabled (resumes driving) relative to CLKIN
CLKIN
SBTS
ACK
t
MITRA,
t
MITRS,
t
MITRHG
t
STSCK
t
HTSCK
t
DATTR
t
DATEN
t
ACKTR
t
ACKEN
t
ADCTR
t
ADCEN
ADRCLK
DATA
t
MIENA,
t
MIENS,
t
MIENHG
MEMORY
INTERFACE
Figure 19a. Three-State Timing (Bus Transition Cycle,
SBTS
Assertion)
MEMORY
INTERFACE
t
MENHBG
t
MTRHBG
HBG
MEMORY INTERFACE = ADDRESS,
RD
,
WR
,
MS
x,
SW
, PAGE,
DMAG
x.
BMS
(IN EPROM BOOT MODE)
Figure 19b. Three-State Timing (Host Transition Cycle)
and the
SBTS
pin. This timing is applicable to bus master tran-
sition cycles (BTC) and host transition cycles (HTC) as well as
the
SBTS
pin.
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