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參數資料
| 型號： | ADSP-21365 |
| 廠商： | Analog Devices, Inc. |
| 元件分類： | 數字信號處理 |
| 英文描述： | SHARC Processor |
| 中文描述： | SHARC處理器 |
| 文件頁數： | 40/54頁 |
| 文件大小： | 559K |
| 代理商： | ADSP-21365 |
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Rev. PrA
|
Page 40 of 54
|
September 2004
ADSP-21365/6
Preliminary Technical Data
SPI Interface—Master
The ADSP-21365/6 contains two SPI ports. The primary has
dedicated pins and the secondary is available through the DAI.
The timing provided in
Table 36
and
Table 37 on page 41
applies to both.
Table 36. SPI Interface Protocol — Master Switching and Timing Specifications
Parameter
Timing Requirements
t
SSPIDM
t
HSPIDM
Min
Max
Unit
Data Input Valid To SPICLK Edge (Data Input Set-up Time)
SPICLK Last Sampling Edge To Data Input Not Valid
8
2
ns
ns
Switching Characteristics
t
SPICLKM
t
SPICHM
t
SPICLM
t
DDSPIDM
t
HDSPIDM
t
SDSCIM
t
HDSM
t
SPITDM
Serial Clock Cycle
SErial Clock High Period
Serial Clock Low Period
SPICLK Edge to Data Out Valid (Data Out Delay Time)
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
FLAG3–0IN (SPI Device Select) Low to First SPICLK Edge
Last SPICLK Edge to FLAG3–0IN High
Sequential Transfer Delay
8 × t
PCLK
4 × t
PCLK
4 × t
PCLK
– 2
ns
ns
ns
0
2
4 × t
PCLK
– 2
4 × t
PCLK
– 1
4 × t
PCLK
– 1
ns
ns
ns
ns
Figure 33. SPI Master Timing
LSB
VALID
MSB
VALID
t
SSPIDM
t
HSPIDM
t
HDSPIDM
LSB
MSB
t
HSSPIDM
t
DDSPIDM
MOSI
(OUTPUT)
MISO
(INPUT)
FLAG3-0
(OUTPUT)
SPICLK
(CP = 0)
(OUTPUT)
SPICLK
(CP = 1)
(OUTPUT)
t
SPICHM
t
SPICLM
t
SPICLM
t
SPICLKM
t
SPICHM
t
HDSM
t
SPITDM
t
HDSPIDM
LSB
VALID
LSB
MSB
MSB
VALID
t
HSPIDM
t
DDSPIDM
MOSI
(OUTPUT)
MISO
(INPUT)
t
SSPIDM
CPHASE=1
CPHASE=0
t
SDSCIM
t
SSPIDM
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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