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參數資料
| 型號： | ADSP-BF561SKBCZ500 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數字信號處理 |
| 英文描述： | Blackfin Embedded Symmetric Multi-Processor |
| 中文描述： | 32-BIT, 500 MHz, OTHER DSP, PBGA256 |
| 封裝： | 12 X 12 MM, ROHS COMPLIANT, MO-225, BGA-256 |
| 文件頁數： | 22/52頁 |
| 文件大小： | 508K |
| 代理商： | ADSP-BF561SKBCZ500 |
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Rev. PrC
|
Page 22 of 52
|
April 2004
ADSP-BF561
Preliminary Technical Data
TIMING SPECIFICATIONS
Table 9
and
Table 12
describe the timing requirements for the
ADSP-BF561 clocks. Take care in selecting MSEL, SSEL, and
CSEL ratios so as not to exceed the maximum core clock, system
clock and Voltage Controlled Oscillator (VCO) operating fre-
quencies, as described in
Absolute Maximum Ratings on
Page 21
.
Table 12
describes Phase-Locked Loop operating
conditions.
Table 9. Core and System Clock Requirements—ADSP-BF561SKBCZ500
Parameter
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
Minimum
na
na
2
2.25
2.70
3.20
4.00
Maximum
Unit
ns
ns
ns
ns
ns
ns
ns
Core Cycle Period (V
DDINT
=1.4 V–± 50 mV)
Core Cycle Period (V
DDINT
=1.35 V–5%)
Core Cycle Period (V
DDINT
=1.2 V–5%)
Core Cycle Period (V
DDINT
=1.1 V–5%)
Core Cycle Period (V
DDINT
=1.0 V–5%)
Core Cycle Period (V
DDINT
=0.9 V–5%)
Core Cycle Period (V
DDINT
=0.8 V)
Table 10. Core and System Clock Requirements—ADSP-BF561SKBCZ600X
Parameter
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
Minimum
na
na
1.66
2.25
2.70
3.20
4.00
Maximum
Unit
ns
ns
ns
ns
ns
ns
ns
Core Cycle Period (V
DDINT
=1.4 V–± 50 mV)
Core Cycle Period (V
DDINT
=1.35 V–5%)
Core Cycle Period (V
DDINT
=1.2 V–5%)
Core Cycle Period (V
DDINT
=1.1 V–5%)
Core Cycle Period (V
DDINT
=1.0 V–5%)
Core Cycle Period (V
DDINT
=0.9 V–5%)
Core Cycle Period (V
DDINT
=0.8 V)
Table 11. Core and System Clock Requirements—ADSP-BF561SBB600
Parameter
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
Minimum
na
1.66
2.0
2.25
2.70
3.20
4.00
Maximum
Unit
ns
ns
ns
ns
ns
ns
ns
Core Cycle Period (V
DDINT
=1.4 V–± 50 mV)
Core Cycle Period (V
DDINT
=1.35 V–5%)
Core Cycle Period (V
DDINT
=1.2 V–5%)
Core Cycle Period (V
DDINT
=1.1 V–5%)
Core Cycle Period (V
DDINT
=1.0 V–5%)
Core Cycle Period (V
DDINT
=0.9 V–5%)
Core Cycle Period (V
DDINT
=0.8 V)
Table 12. Phase-Locked Loop Operating Conditions
Parameter
Voltage Controlled Oscillator (VCO) Frequency
Minimum
50
Maximum
Maximum CCLK
Unit
MHz
相關PDF資料 |
PDF描述 |
|---|---|
| ADSP-BF561 | Synchronous 4-Bit Up/Down Binary Counters With Dual Clock and Clear 16-PDIP 0 to 70 |
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相關代理商/技術參數 |
參數描述 |
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| ADSP-BF561SKBCZ-6A | 制造商:Analog Devices 功能描述:Digital Signal Processor IC |
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