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參數資料
| 型號： | EFM32-TG840F32-SK |
| 廠商： | Energy Micro |
| 文件頁數： | 129/136頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MICRO KIT GECKO 64QFN |
| 標準包裝： | 1 |
| 系列： | Tiny Gecko |
| 套件類型： | 微控制器 |
| 值： | 2 件 - 閃存 - 32KB |
| 包裝： | 紙板盒 |
| 安裝類型： | 表面貼裝 |
| 包括封裝： | 64-QFN |
| 工具箱內容： | (2) 914-1036-2-ND - MCU 32BIT 32KB FLASH 64-QFN |
| 其它名稱： | 914-1020 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁當前第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁
...the world's most energy friendly microcontrollers
2011-02-04 - d0002_Rev1.00
92
www.energymicro.com
ACTIVE bit s
31
0
Table 4.8. IABR bit assignments
Bits
Name
Function
[31:0]
ACTIVE
Interrupt active flags:
0 = interrupt not active
1 = interrupt active.
A bit reads as one if the status of the corresponding interrupt is active or active and pending.
4.2.7 Interrupt Priority Registers
The IPR0-IPRm registers provide an 3-bit priority field for each interrupt. These registers are byte-
accessible. See the register summary in Table 4.2 (p. 88) for their attributes. Each register holds
four priority fields, that map to four elements in the CMSIS interrupt priority array IP[0] to IP[n-1],
as shown:
IP[ n-1]
31
24 23
16 15
8 7
0
IP[ n-2]
IP[ n-3]
IPRm
IP[ 4k+ 3]
IP[ 4k+ 2]
IP[ 4k+ 1]
IP[ 4k]
IPRk
IP[ 3]
IP[ 2]
IP[ 1]
IP[ 0]
IPR0
.
Table 4.9. IPR bit assignments
Bits
Name
Function
[31:24]
Priority, byte offset 3
[23:16]
Priority, byte offset 2
[15:8]
Priority, byte offset 1
[7:0]
Priority, byte offset 0
Each priority field holds a priority value, 0-7. The lower the value, the greater the
priority of the corresponding interrupt. Only bits[7:5] of each field are implemented,
bits[4:0] read as zero and ignore writes.
See Section 4.2.1 (p. 89) for more information about the IP[0] to IP[n-1] interrupt priority array,
that provides the software view of the interrupt priorities.
Find the IPR number and byte offset for interrupt N (n, the maximum number for N is given by Table 1.1 (p.
5) and subtracted by 1) as follows:
the corresponding IPR number, k, is given by k = N DIV 4
the byte offset of the required Priority field in this register is N MOD 4, where:
byte offset 0 refers to register bits[7:0]
byte offset 1 refers to register bits[15:8]
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