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參數資料
型號: GTL1655DGG
廠商: NXP Semiconductors N.V.
元件分類: 電壓/頻率轉換
英文描述: 16-bit LVTTL-to-GTL-GTL+ bus transceiver with live insertion
封裝: GTL1655DGG<SOT646-1 (TSSOP64)|<<http://www.nxp.com/packages/SOT646-1.html<1<week 3, 2006,;GTL1655DGG<SOT646-1 (TSSOP64)|<<http://www.nxp.com/packages/SOT646-1.html<1&l
文件頁數: 15/23頁
文件大小: 127K
代理商: GTL1655DGG
Philips Semiconductors
GTL1655
16-bit LVTTL-to-GTL/GTL+ bus transceiver with live insertion
Product data
Rev. 01 — 11 May 2004
15 of 23
9397 750 12936
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
10.1 AC waveforms
Table 17:
V
TT
= 1.5 V; V
REF
= 1 V for GTL+ (see Figures
15
and
16
).
T
amb
=
40
°
C to +85
°
C.
Symbol
Parameter
f
max
maximum
frequency
t
PLH
B to A
t
PHL
t
PLH
CP to A
t
PHL
t
PLH
LEBA to A
t
PHL
t
PZL
OEBA or OE to A
t
PLZ
t
PZH
t
PHZ
t
sk(o)
output edge skew
Port B to Port A switching
Conditions
Min
160
Typ
-
Max
-
Unit
MHz
OEBA = OE = 0 V;
LEBA = 3 V
see
Figure 11
1.8
2.3
1.5
1.5
1.3
1.4
1.3
1.7
1.3
1.7
-
2.6
4.2
3.1
3.7
2.7
3.1
3.1
2.8
3.3
3.3
-
4.9
5.3
4.4
4.6
4.0
3.9
5.1
6.1
5.1
6.1
1
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
OEBA = OE = 0 V;
LEBA = 0 V
see
Figure 5
OEBA = OE = 0 V
see
Figure 9
LEBA = 3.0 V;
Port B = 0 V
see
Figure 13
LEBA = 3 V;
Port B = V
TT
see
Figure 14
measured at 1.5 V
Test condition: OEAB = OE = 0 V
Test condition: OEAB = OE = 0 V; LEBA = 0 V
Fig 4.
CP to B timing.
Fig 5.
CP to A timing.
Test condition: OEAB = OE = 0 V
Test condition: OEAB = OE = 0 V
Fig 6.
LEAB set-up and hold times.
Fig 7.
LEBA set-up and hold times.
002aaa766
3.0 V
0 V
V
TT
V
OL
t
PLH
t
PHL
V
REF
V
REF
1.5 V
1.5 V
1.5 V
t
W
CP
input
Port B
output
t
W
1.5 V
1.5 V
1.5 V
t
su
t
h
t
su
Port A
input
t
h
1.5 V
0 V
3.0 V
002aaa767
3.0 V
0 V
V
OH
V
OL
t
PLH
t
PHL
1.5 V
1.5 V
1.5 V
1.5 V
1.5 V
t
W
CP
input
Port A
output
t
W
V
REF
t
su
t
h
t
su
Port B
input
t
h
V
REF
0 V
V
TT
V
REF
V
REF
002aaa768
3.0 V
0 V
1.5 V
1.5 V
1.5 V
t
W
LEAB
input
1.5 V
1.5 V
1.5 V
t
su
t
h
t
su
Port A
input
t
h
1.5 V
0 V
3.0 V
002aaa769
3.0 V
0 V
1.5 V
1.5 V
1.5 V
t
W
LEBA
input
V
REF
t
su
t
h
t
su
Port B
input
t
h
V
REF
0 V
V
TT
V
REF
V
REF
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