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參數資料
| 型號： | ISP1561BM |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | ISP1561BM |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP128 |
| 封裝： | 14 X 14 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT-420-1, LQFP-128 |
| 文件頁數： | 52/102頁 |
| 文件大小： | 2875K |
| 代理商： | ISP1561BM |
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Philips Semiconductors
ISP1561
USB PCI host controller
Product data
Rev. 01 — 06 February 2003
52 of 102
9397 750 10015
Koninklijke Philips Electronics N.V. 2003. All rights reserved.
11.1.14
HcFmInterval register (address: value read from func0 or func1 of address
10H
+
34H)
The HcFmInterval register contains a 14-bit value that indicates the bit time interval in
a frame, (that is, between two consecutive SOFs) and a 15-bit value indicating the
full-speed maximum packet size that the Host Controller may transmit or receive
without causing a scheduling overrun. The HCD may carry out minor adjustment on
the FI (FrameInterval) by writing a new value over the present one at each SOF. This
provides the possibility for the Host Controller to synchronize with an external
clocking resource and to adjust any unknown local clock offset. The bit allocation of
the register is given in
Table 68
.
Bit
Symbol
Reset
Access
7
6
5
4
3
2
1
0
DH[3:0]
reserved
0
0
0
0
0
-
0
-
0
-
0
-
R/W
R/W
R/W
R/W
Table 67:
Bit
31 to 4
HcDoneHead register: bit description
Symbol
Description
DH[27:0]
DoneHead:
When a TD is completed, the Host Controller writes
the content of HcDoneHead to the NextTD field of the TD. The
Host Controller then overwrites the content of HcDoneHead with
the address of this TD. This is set to logic 0 whenever the Host
Controller writes the content of this register to HCCA.
-
reserved
3 to 0
Table 68:
Bit
Symbol
Reset
Access
Bit
Symbol
Reset
Access
Bit
Symbol
Reset
Access
Bit
Symbol
Reset
Access
HcFmInterval register: bit allocation
31
FIT
0
R/W
23
30
29
28
27
26
25
24
FSMPS[14:8]
0
R/W
19
FSMPS[7:0]
0
0
0
0
0
0
R/W
22
R/W
21
R/W
20
R/W
18
R/W
17
R/W
16
0
0
0
0
0
0
0
0
R/W
15
R/W
14
R/W
13
R/W
12
R/W
11
R/W
10
R/W
9
R/W
8
reserved
FI[13:8]
0
-
7
0
-
6
1
0
1
1
1
0
R/W
5
R/W
4
R/W
3
R/W
2
R/W
1
R/W
0
FI[7:0]
1
1
0
1
1
1
1
1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
相關PDF資料 |
PDF描述 |
|---|---|
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參數描述 |
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