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參數資料
| 型號： | ISP1561BM |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | ISP1561BM |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP128 |
| 封裝： | 14 X 14 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT-420-1, LQFP-128 |
| 文件頁數： | 53/102頁 |
| 文件大小： | 2875K |
| 代理商： | ISP1561BM |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁當前第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁
Philips Semiconductors
ISP1561
USB PCI host controller
Product data
Rev. 01 — 06 February 2003
53 of 102
9397 750 10015
Koninklijke Philips Electronics N.V. 2003. All rights reserved.
11.1.15
HcFmRemaining register (address: value read from func0 or func1 of address
10H
+
38H)
The HcFmRemaining register is a 14-bit down counter showing the bit time remaining
in the current Frame.
Table 70
contains the bit allocation of this four-byte register.
Table 69:
Bit
31
HcFmInterval register: bit description
Symbol
Description
FIT
FrameIntervalToggle
: The HCD toggles this bit whenever it
loads a new value to FrameInterval.
FSMPS[14:0]
FSLargestDataPacket
: This field specifies a value that is
loaded into the Largest Data Packet Counter at the beginning of
each frame. The counter value represents the largest amount of
data in bits that can be sent or received by the Host Controller
in a single transaction at any given time without causing a
scheduling overrun. The field value is calculated by the HCD.
-
reserved
FI[13:0]
FrameInterval:
This specifies the interval between two
consecutive SOFs in bit times. The nominal value is set to
11,999. The HCD should store the current value of this field
before resetting the Host Controller because this causes the
field to be reset the nominal value. The HCD can then restore
the stored value upon the completion of the reset sequence.
30 to 16
15 to 14
13 to 0
Table 70:
Bit
Symbol
Reset
Access
Bit
Symbol
Reset
Access
Bit
Symbol
Reset
Access
Bit
Symbol
Reset
Access
HcFmRemaining register: bit allocation
31
FRT
0
R/W
23
30
29
28
27
26
25
24
reserved
0
-
19
0
-
0
-
0
-
0
-
0
-
0
-
22
21
20
18
17
16
reserved
0
-
0
-
0
-
0
-
0
-
0
-
0
-
9
0
-
8
15
14
13
12
11
10
reserved
FR[13:8]
0
-
7
0
-
6
0
0
0
0
0
0
R/W
5
R/W
4
R/W
3
R/W
2
R/W
1
R/W
0
FR[7:0]
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
相關PDF資料 |
PDF描述 |
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