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參數(shù)資料
| 型號： | ISP1761BE |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Hi-Speed Universal Serial Bus On-The-Go controller |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP128 |
| 封裝： | 14 X 20 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT425-1, LQFP-128 |
| 文件頁數(shù)： | 107/158頁 |
| 文件大小： | 724K |
| 代理商： | ISP1761BE |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁當(dāng)前第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁
9397 750 13258
Koninklijke Philips Electronics N.V. 2005. All rights reserved.
Product data sheet
Rev. 01 — 12 January 2005
107 of 158
Philips Semiconductors
ISP1761
Hi-Speed USB OTG controller
[1]
The reserved bits should always be written with the reset value.
10.5 Data flow registers
10.5.1
Endpoint Index register (R/W: 022Ch)
The Endpoint Index register selects a target endpoint for register access by the
microcontroller. The register consists of 1 B, and the bit allocation is shown in
Table 105
.
Bit
Symbol
Reset
Bus Reset
Access
7
6
5
4
3
2
1
0
IEVBUS
0
0
R/W
IEDMA
0
0
R/W
IEHS_STA
0
0
R/W
IERESM
0
0
R/W
IESUSP
0
0
R/W
IEPSOF
0
0
R/W
IESOF
0
0
R/W
IEBRST
0
unchanged
R/W
Table 104: DcInterruptEnable register: bit description
Bit
Symbol
Description
31 to 26
-
reserved
25
EP7TX
Logic 1 enables interrupt from the indicated endpoint.
24
EP7RX
Logic 1 enables interrupt from the indicated endpoint.
23
EP6TX
Logic 1 enables interrupt from the indicated endpoint.
22
EP6RX
Logic 1 enables interrupt from the indicated endpoint.
21
EP5TX
Logic 1 enables interrupt from the indicated endpoint.
20
EP5RX
Logic 1 enables interrupt from the indicated endpoint.
19
EP4TX
Logic 1 enables interrupt from the indicated endpoint.
18
EP4RX
Logic 1 enables interrupt from the indicated endpoint.
17
EP3TX
Logic 1 enables interrupt from the indicated endpoint.
16
EP3RX
Logic 1 enables interrupt from the indicated endpoint.
15
EP2TX
Logic 1 enables interrupt from the indicated endpoint.
14
EP2RX
Logic 1 enables interrupt from the indicated endpoint.
13
EP1TX
Logic 1 enables interrupt from the indicated endpoint.
12
IEP1RX
Logic 1 enables interrupt from the indicated endpoint.
11
IEP0TX
Logic 1 enables interrupt from the control IN endpoint 0.
10
IEP0RX
Logic 1 enables interrupt from the control OUT endpoint 0.
9
-
reserved
8
IEP0SETUP
Logic 1 enables interrupt for the setup data received on endpoint 0.
7
IEVBUS
Logic 1 enables interrupt for V
BUS
sensing.
6
IEDMA
Logic 1 enables interrupt on detection of a DMA status change.
5
IEHS_STA
Logic 1 enables interrupt on detection of a high-speed status change.
4
IERESM
Logic 1 enables interrupt on detection of a resume state.
3
IESUSP
Logic 1 enables interrupt on detection of a suspend state.
2
IEPSOF
Logic 1 enables interrupt on detection of a Pseudo SOF.
1
IESOF
Logic 1 enables interrupt on detection of an SOF.
0
IEBRST
Logic 1 enables interrupt on detection of a bus reset.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ISP1761ET | Hi-Speed Universal Serial Bus On-The-Go controller |
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參數(shù)描述 |
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