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參數資料
| 型號： | ISPLSI 5512VE-125LF388I |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數： | 8/25頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLD ISP 256I/O 7.5NS 388FPBGA |
| 標準包裝： | 60 |
| 系列： | ispLSI® 5000VE |
| 可編程類型： | 系統內可編程 |
| 最大延遲時間 tpd(1)： | 7.5ns |
| 電壓電源 - 內部： | 3 V ~ 3.6 V |
| 邏輯元件/邏輯塊數目： | 16 |
| 宏單元數： | 512 |
| 門數： | 24000 |
| 輸入/輸出數： | 256 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 388-BBGA |
| 供應商設備封裝： | 388-FPBGA（23x23） |
| 包裝： | 托盤 |
| 其它名稱： | ISPLSI5512VE-125LF388I |
Specifications ispLSI 5512VE
16
Internal Timing Parameters
Over Recommended Operating Conditions
In/Out Delays
tin
Input Buffer Delay
–
1.1
–
1.3
–
2.3
–
2.3
ns
tgclk_in
Global Clock Buffer Input Delay (clk0)
–
0.7
–
1.3
–
1.8
–
1.8
ns
trst
Global Reset Pin Delay
–
5.8
–
6.6
–
7.1
–
7.1
ns
tgoe
Global OE Pin Delay
–
3.2
–
3.9
–
5.9
–
7.4
ns
tbuf
Output Buffer Delay
–
2.0
–
2.2
–
2.7
–
3.7
ns
ten
Output Enable Delay
–
1.3
–
1.6
–
1.6
–
1.6
ns
tdis
Output Disable Delay
–
1.3
–
1.6
–
1.6
–
1.6
ns
Routing/GLB Delays
troute
GRP and Logic Delay
–
3.1
–
3.6
–
4.0
–
4.5
ns
tpdb
5-pt Bypass Propagation Delay
–
0.3
–
0.4
–
1.0
–
1.5
ns
tpdi
Combinatorial Propagation Delay
–
0.0
–
0.0
–
0.0
–
0.0
ns
tptsa
Product Term Sharing Array
–
1.8
–
2.4
–
3.0
–
4.5
ns
tfbk
Internal Feedback Delay
–
0.0
–
0.0
–
0.0
–
0.5
ns
tinreg
Input Buffer to Macrocell Register Delay
–
1.9
–
2.5
–
2.5
–
3.5
ns
Register/Latch Delays
ts
Register Setup Time
0.7
–
1.0
–
1.5
–
1.5
–
ns
ts_pt
Register Setup Time (Product Term Clock)
0.7
–
1.0
–
1.5
–
1.5
–
ns
th
Register Hold Time
2.8
–
3.0
–
4.0
–
5.0
–
ns
tcoi
Register Clock to GLB Output Delay
–
0.8
–
1.0
–
1.5
–
1.5
ns
tsl
Latch Setup Time
0.7
–
1.0
–
1.5
–
1.5
–
ns
thl
Latch Hold Time
2.8
–
3.0
–
4.0
–
5.0
–
ns
tgoi
Latch Gate to GLB Output Delay
–
0.8
–
1.0
–
1.5
–
1.5
ns
tpdli
GLB Latch propagation Delay
–
1.0
–
1.5
–
2.0
–
2.5
ns
tces
Clock Enable Setup Time
4.1
–
4.3
–
5.3
–
6.3
–
ns
tceh
Clock Enable Hold Time
0.9
–
1.7
–
2.7
–
3.7
–
ns
tsri
Asynchronous Set/Reset to GLB Output Delay
–
1.2
–
1.2
–
1.7
–
2.2
ns
tsrr
Asynchronous Set/Reset Recovery Time
0.9
–
1.2
–
1.2
–
2.2
–
ns
Control Delays
tptclk
Macrocell PT Clock Delay
–
0.4
–
0.4
–
0.5
–
0.5
ns
tbclk
Block PT Clock Delay
–
1.4
–
1.9
–
2.5
–
2.5
ns
tptsr
Macrocell PT Set/Reset Delay
–
1.1
–
3.7
–
4.8
–
4.8
ns
tbsr
Block PT Set/Reset Delay
–
2.1
–
5.7
–
6.8
–
6.8
ns
tptoe
Macrocell PT OE Delay
–
1.5
–
2.0
–
2.1
–
3.6
ns
tgptoe
Global PT OE Delay
–
7.5
–
7.5
–
7.6
–
8.6
ns
-155
-125
-100
-80
MIN
MAX MIN
MAX
UNIT
PARAMETER
DESCRIPTION
Note: Internal Timing Parameters are not tested and are for reference only. Refer to Timing Model in this data sheet
for further details.
Timing v.2.0
相關PDF資料 |
PDF描述 |
|---|---|
| REC5-4815SRW/H6/A/SMD/CTRL-R | CONV DC/DC 5W 36-72VIN 15VOUT |
| BAS40DW-06-7-F | DIODE SCHOTTKY ARRAY 40V SC70-6 |
| P51-300-A-I-D-4.5OVP-000-000 | SENSOR 300PSI 7/16-20UNF .5-4.5V |
| P51-1500-A-H-M12-5V-000-000 | SENS 1500PSI M12-1.5 6G 1-5V |
| P51-100-A-AD-I12-20MA-000-000 | SENSOR 100PSI 7/16-20 UNF 4-20MA |
相關代理商/技術參數 |
參數描述 |
|---|---|
| ISPLSI5512VE-125LF388I | 功能描述:CPLD - 復雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI5512VE-155LB272 | 功能描述:CPLD - 復雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI5512VE-155LB388 | 功能描述:CPLD - 復雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI5512VE-155LF256 | 功能描述:CPLD - 復雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI5512VE-155LF256-125I | 制造商:Lattice Semiconductor Corporation 功能描述:COMPLEX-EEPLD, 512-CELL, 8NS PROP DELAY, 256 Pin, Plastic, BGA |
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