- 您現在的位置：買賣IC網 > PDF目錄21974 > LFEC15E-3FN484C (Lattice Semiconductor Corporation)IC FPGA 10.2KLUTS 288I/O 484-BGA PDF資料下載
參數資料
| 型號： | LFEC15E-3FN484C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數： | 72/163頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA 10.2KLUTS 288I/O 484-BGA |
| 標準包裝： | 60 |
| 系列： | EC |
| 邏輯元件/單元數： | 15400 |
| RAM 位總計： | 358400 |
| 輸入/輸出數： | 352 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FPBGA（23x23） |
| 其它名稱： | 220-1231 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁當前第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁
7-3
Revision History
LatticeECP/EC Family Data Sheet
September 2005
02.0
Architecture
sysIO section has been updated.
DC & Switching
Characteristics
Recommended Operating Conditions has been updated with VCCPLL.
DC Electrical Characteristics table has been updated
Removed 5V Tolerant Input Buffer section.
Register-to-Register performance table has been updated (rev. G 0.28).
LatticeECP/EC External Switching Characteristics table has been
updated (rev. G 0.28).
LatticeECP/EC Internal Switching Characteristics table has been
updated (rev. G 0.28).
LatticeECP/EC Family Timing Adders have been updated (rev. G 0.28).
sysCLOCK PLL timing table has been updated (rev. G 0.28)
LatticeECP/EC sysCONFIG Port Timing specification table has been
updated (rev. G 0.28).
Master Clock table has been updated (rev. G 0.28).
JTAG Port Timing specification table has been updated (rev. G 0.28).
Pinout Information
Signal Description table has been updated with VCCPLL.
November 2005
02.1
DC & Switching
Characteristics
Pin-to-Pin Performance table has been updated (G 0.30)
- 4:1MUX, 8:1MUX, 16:1MUX, 32:1MUX
Register-to-Register Performance (G 0.30) - No timing number
changes.
External Switching Characteristics (G 0.30) - No timing number
changes.
Internal Switching Characteristics (G 0.30)
-tSUP_DSP, tHP_DSP, tSUO_DSP, tHO_DSP, tCOI_DSP, tCOD_DSP numbers
have been updated.
Family Timing Adders (G 0.30) - No timing number changes.
sysCLOCK PLL Timing (G 0.30) - No timing number changes.
sysCONFIG Port Timing Specifications (G 0.30) - No timing number
changes.
Master Clock (G 0.30) - No timing number changes.
JTAG Port Timing Specification (G 0.30) - No timing number changes.
Ordering Information
Added 208-PQFP lead-free part numbers.
March 2006
02.2
DC & Switching
Characteristics
Added footnote 3. to VCCAUX in the Recommended Operating Condi-
tions table.
January 2007
02.3
Architecture
EBR Asynchronous Reset section added.
February 2007
02.4
Architecture
Updated EBR Asynchronous Reset section.
Updated Maximum Number of Elements in a Block table - MAC value for
x9 changed to 2.
May 2007
02.5
Architecture
Updated text in Ripple Mode section.
November 2007
02.6
DC & Switching
Characteristics
Added JTAG Port Waveforms diagram.
Updated tRST timing information in the sysCLOCK PLL Timing table.
Pinout Information
Added Thermal Management text section.
Supplemental
Information
Updated title list.
February 2008
02.7
DC & Switching
Characteristics
Read/Write Mode (Normal) and Read/Write Mode with Input and Output
Registers waveforms in the EBR Memory Timing Diagrams section
have been updated.
September 2012
02.8
All
Updated document with new corporate logo.
Date
Version
Section
Change Summary
相關PDF資料 |
PDF描述 |
|---|---|
| REC3-1215DRW/H2/A | CONV DC/DC 3W 9-18VIN +/-15VOUT |
| DAPV15P565GTXLF | CONN DSUB PLUG 15POS R/A PCB |
| AIML-0603-100K-T | INDUCTOR MULTILAYER 10000NH 0603 |
| VE-B2W-CY-S | CONVERTER MOD DC/DC 5.5V 50W |
| REC3-1212DRW/H2/C | CONV DC/DC 3W 9-18VIN +/-12VOUT |
相關代理商/技術參數 |
參數描述 |
|---|---|
| LFEC15E-3FN484I | 功能描述:FPGA - 現場可編程門陣列 15.4K LUTs 352 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFEC15E-3FN672C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC15E-3FN672I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC15E-3Q208C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC15E-3Q208I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
發布緊急采購，3分鐘左右您將得到回復。