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參數資料
| 型號： | LFEC15E-3FN484C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數： | 82/163頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA 10.2KLUTS 288I/O 484-BGA |
| 標準包裝： | 60 |
| 系列： | EC |
| 邏輯元件/單元數： | 15400 |
| RAM 位總計： | 358400 |
| 輸入/輸出數： | 352 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FPBGA（23x23） |
| 其它名稱： | 220-1231 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁當前第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁
2-22
Architecture
LatticeECP/EC Family Data Sheet
Table 2-12. PIO Signal List
Figure 2-25. DQS Routing
PIO
The PIO contains four blocks: an input register block, output register block, tristate register block and a control logic
block. These blocks contain registers for both single data rate (SDR) and double data rate (DDR) operation along
with the necessary clock and selection logic. Programmable delay lines used to shift incoming clock and data sig-
nals are also included in these blocks.
Name
Type
Description
CE0, CE1
Control from the core
Clock enables for input and output block FFs.
CLK0, CLK1
Control from the core
System clocks for input and output blocks.
LSR
Control from the core
Local Set/Reset.
GSRN
Control from routing
Global Set/Reset (active low).
INCK
Input to the core
Input to Primary Clock Network or PLL reference inputs.
DQS
Input to PIO
DQS signal from logic (routing) to PIO.
INDD
Input to the core
Unregistered data input to core.
INFF
Input to the core
Registered input on positive edge of the clock (CLK0).
IPOS0, IPOS1
Input to the core
DDRX registered inputs to the core.
ONEG0
Control from the core
Output signals from the core for SDR and DDR operation.
OPOS0,
Control from the core
Output signals from the core for DDR operation
OPOS1 ONEG1
Tristate control from the core
Signals to Tristate Register block for DDR operation.
TD
Tristate control from the core
Tristate signal from the core used in SDR operation.
DDRCLKPOL
Control from clock polarity bus
Controls the polarity of the clock (CLK0) that feed the DDR input block.
PIO A
PIO B
PADA "T"
PADB "C"
PIO B
PIO A
PIO B
PIO A
Assigned
DQS Pin
DQS
sysIO
Buffer
LVDS Pair
PADA "T"
PADB "C"
LVDS Pair
PADA "T"
PADB "C"
LVDS Pair
PIO A
PIO B
PADA "T"
PADB "C"
LVDS Pair
PIO A
PIO B
PADA "T"
PADB "C"
LVDS Pair
PIO A
PIO B
PADA "T"
PADB "C"
LVDS Pair
PIO A
PIO B
PADA "T"
PADB "C"
LVDS Pair
PIO A
PIO B
PADA "T"
PADB "C"
LVDS Pair
Delay
相關PDF資料 |
PDF描述 |
|---|---|
| REC3-1215DRW/H2/A | CONV DC/DC 3W 9-18VIN +/-15VOUT |
| DAPV15P565GTXLF | CONN DSUB PLUG 15POS R/A PCB |
| AIML-0603-100K-T | INDUCTOR MULTILAYER 10000NH 0603 |
| VE-B2W-CY-S | CONVERTER MOD DC/DC 5.5V 50W |
| REC3-1212DRW/H2/C | CONV DC/DC 3W 9-18VIN +/-12VOUT |
相關代理商/技術參數 |
參數描述 |
|---|---|
| LFEC15E-3FN484I | 功能描述:FPGA - 現場可編程門陣列 15.4K LUTs 352 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFEC15E-3FN672C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC15E-3FN672I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
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| LFEC15E-3Q208I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
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