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參數資料
| 型號： | MC56F8346 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 56F8346 16-bit Hybrid Controller |
| 中文描述： | 56F8346 16位混合控制器 |
| 文件頁數： | 116/160頁 |
| 文件大小： | 1415K |
| 代理商： | MC56F8346 |
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116
56F8346 Technical Data
Preliminary
Figure 7-1 JTAG to FM Connection for LOCKOUT_RECOVERY
Two examples of FM_CLKDIV calculations follow.
EXAMPLE 1:
If the system clock is the 8MHz crystal frequency because the PLL has not been
set up, the input clock will be below 12.8MHz, so PRDIV8 = FM_CLKDIV[6] = 0. Using the
following equation yields a DIV value of 19 for a clock of 200kHz, and a DIV value of 20 for a
clock of 190kHz. This translates into an FM_CLKDIV[6:0] value of $13 or $14, respectively.
EXAMPLE 2:
In this example, the system clock has been set up with a value of 32MHz, making
the FM input clock 16MHz. Because that is greater than 12.8MHz, PRDIV8 = FM_CLKDIV[6] =
1. Using the following equation yields a DIV value of 9 for a clock of 200kHz, and a DIV value of
10 for a clock of 181kHz. This translates to an FM_CLKDIV[6:0] value of $49 or $4A,
respectively.
SYS_CLK
JTAG
FMCLKD
DIVIDER
7
7
7
2
FM_CLKDIV
FM_ERASE
Flash Memory
clock
input
SYS_CLK
(2)
)
(
(DIV + 1)
<
<
150[kHz]
200[kHz]
)
(
<
<
(DIV + 1)
150[kHz]
200[kHz]
SYS_CLK
(2)
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關PDF資料 |
PDF描述 |
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