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參數(shù)資料
| 型號： | MC68HC05X4DW |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | HCMOS Microcontroller Unit |
| 中文描述： | 8-BIT, MROM, 2.2 MHz, MICROCONTROLLER, PDSO28 |
| 封裝： | SOIC-28 |
| 文件頁數(shù)： | 77/156頁 |
| 文件大?。?/td> | 926K |
| 代理商： | MC68HC05X4DW |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁當(dāng)前第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁
Motorola CAN
Interface to the MC68HC05X4 CPU
MC68HC05X4 Rev 1.0
MOTOROLA
Motorola CAN
77
9-mcan
MCAN control
register (CCNTRL)
This register may be read or written to by the MCU; only the RR bit is
affected by the MCAN.
NOTE:
Only the RR bit in this register can be written when the RR bit is set.
MODE — Undefined mode
This bit must never be set by the CPU as this would result in the
transmit and receive buffers being mapped out of memory. The bit is
cleared on reset, and should be left in this state for normal operation.
SPD — Speed mode
1 = Slow – Bus line transitions from both ‘recessive’ to ‘dominant’ and
from ‘dominant’ to ‘recessive’ will be used for resynchronization.
0 = Fast – Only transitions from ‘recessive’ to ‘dominant’ will be
used for resynchronization.
OIE — Overrun interrupt enable
1 = Enabled – The CPU will get an interrupt request whenever the
Overrun Status bit gets set.
0 = Disabled – The CPU will get no overrun interrupt request.
EIE — Error interrupt enable
1 = Enabled – The CPU will get an interrupt request whenever the
error status or bus status bits in the CSTAT register change.
0 = Disabled – The CPU will get no error interrupt request.
TIE — Transmit interrupt enable
1 = Enabled – The CPU will get an interrupt request whenever a
message has been successfully transmitted, or when the transmit
buffer is accessible again following an ABORT command.
0 = Disabled – The CPU will get no transmit interrupt request.
Address:
$0020
Bit 7
6
5
4
3
2
1
Bit 0
MODE
SPD
OIE
EIE
TIE
RIE
RR
External Reset:
0
u
-
u
u
u
u
1
Reset: with RR bit set
0
u
-
u
u
u
u
1
Figure 4. MCAN Control Register (CCNTRL)
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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