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參數資料
| 型號： | MT47H32M16BT-37VL:A |
| 元件分類： | DRAM |
| 英文描述： | 32M X 16 DDR DRAM, 0.5 ns, PBGA92 |
| 封裝： | 11 X 19 MM, LEAD FREE, FBGA-92 |
| 文件頁數： | 1/126頁 |
| 文件大小： | 7045K |
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Products and specifications discussed herein are subject to change by Micron without notice.
512Mb: x4, x8, x16 DDR2 SDRAM
Features
pdf: 09005aef8117c18e, source: 09005aef8117c192
Micron Technology, Inc., reserves the right to change products or specifications without notice.
512MbDDR2_1.fm - Rev. H 7/05 EN
1
2004, 2005 Micron Technology, Inc. All rights reserved.
DDR2 SDRAM
MT47H128M4 – 32 Meg x 4 x 4 banks
MT47H64M8 – 16 Meg x 8 x 4 banks
MT47H32M16 – 8 Meg x 16 x 4 banks
For the latest data sheet, please refer to the Micron Web site: http://www.micron.com/ddr2
Features
VDD = +1.8V ±0.1V, VDDQ = +1.8V ±0.1V (excluding -
37V); -37V VDD = +1.9V ±0.1V, VDDQ = +1.9V ±0.1V
JEDEC standard 1.8V I/O (SSTL_18-compatible)
Differential data strobe (DQS, DQS#) option
4-bit prefetch architecture
Duplicate output strobe (RDQS) option for x8
configuration
DLL to align DQ and DQS transitions with CK
4 internal banks for concurrent operation
Programmable CAS latency (CL): 3, 4, and 5
Posted CAS additive latency (AL): 0, 1, 2, 3, and 4
WRITE latency = READ latency - 1 tCK
Programmable burst lengths: 4 or 8
Adjustable data-output drive strength
64ms, 8,192-cycle refresh
On-die termination (ODT)
Options
Marking
Configuration
128 Meg x 4 (32 Meg x 4 x 4 banks)
128M4
64 Meg x 8 (16 Meg x 8 x 4 banks)
64M8
32 Meg x 16 (8 Meg x 16 x 4 banks)
32M16
FBGA package lead-free
92-ball FBGA (11mm x 19mm) (:A)
BT
84-ball FBGA (12mm x 12.5mm) (:B)
CC
60-ball FBGA (12mm x 10mm) (:B)
CB
Timing – cycle time
5.0ns @ CL = 3 (DDR2-400)
-5E
3.75ns @ CL = 4 (DDR2-533)
-37E
3.75ns @ CL = 3 (DDR2-533)
-37V
3.0ns @ CL = 4 (DDR2-667)
-3E
3.0ns @ CL = 5 (DDR2-667)
-3
Self Refresh
Standard
None
Low-Power
L
Revision
:A
:B
Table 1:
Configuration Addressing
Architecture
128 Meg x 4 64 Meg x 8 32 Meg x 16
Configuration
32 Meg x 4 x
4 banks
16 Meg x 8
x 4 banks
8 Meg x 16
x 4 banks
Refresh Count
8K
Row Addr.
16K (A0–A13) 16K (A0–A13) 8K (A0–A12)
Bank Addr.
4 (BA0–BA1)
4 (BA0–BA1) 4 (BA0–BA1)
Column Addr.
2K (A0-A9, A11) 1K (A0–A9)
1K (A0-A9)
Table 2:
Key Timing Parameters
Speed
Grade
Data Rate (MHz)
tRCD
(ns)
tRP
(ns)
tRC
(ns)
CL = 3
CL = 4 CL = 5
-5E
400
NA
15
55
-37E
400
533
NA
15
55
-37V
533
NA
11.25
55
-3
400
533
667
15
55
-3E
NA
667
12
54
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PDF描述 |
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參數描述 |
|---|---|
| MT47H32M16CC-37E | 制造商:Micron Technology Inc 功能描述: |
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