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參數(shù)資料
| 型號： | PSD833270MT |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | High Speed CMOS Logic Dual Positive-Edge-Triggered J-K Flip-Flops with Set and Reset 16-SOIC -55 to 125 |
| 中文描述： | Flash在系統(tǒng)可編程ISP的外設(shè)的8位微控制器 |
| 文件頁數(shù)： | 77/110頁 |
| 文件大小： | 1737K |
| 代理商： | PSD833270MT |
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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2
Table 44. Capacitance
Note: 1. Sampled only, not 100% tested.
2. Typical values are for T
A
= 25°C and nominal supply voltages.
Figure 37. AC Measurement I/O Waveform
Figure 38. AC Measurement Load Circuit
Figure 39. Switching Waveforms – Key
Symbol
Parameter
Test Condition
Typ.
2
Max.
Unit
C
IN
Input Capacitance (for input pins)
V
IN
= 0V
4
6
pF
C
OUT
Output Capacitance (for input/
output pins)
V
OUT
= 0V
8
12
pF
C
VPP
Capacitance (for CNTL2/V
PP
)
V
PP
= 0V
18
25
pF
3.0V
0V
Test Point
1.5V
AI03103b
Device
Under Test
2.01 V
195
C
= 30 pF
(Including Scope and
Jig Capacitance)
AI03104b
WAVEFORMS
INPUTS
OUTPUTS
STEADY INPUT
MAY CHANGE FROM
HI TO LO
MAY CHANGE FROM
LO TO HI
DON'T CARE
OUTPUTS ONLY
STEADY OUTPUT
WILL BE CHANGING
FROM HI TO LO
WILL BE CHANGING
LO TO HI
CHANGING, STATE
UNKNOWN
CENTER LINE IS
TRI-STATE
AI03102
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PDF描述 |
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