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參數資料
| 型號： | PSD833270MT |
| 廠商： | 意法半導體 |
| 英文描述： | High Speed CMOS Logic Dual Positive-Edge-Triggered J-K Flip-Flops with Set and Reset 16-SOIC -55 to 125 |
| 中文描述： | Flash在系統可編程ISP的外設的8位微控制器 |
| 文件頁數： | 85/110頁 |
| 文件大小： | 1737K |
| 代理商： | PSD833270MT |
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85/110
PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2
Table 52. CPLD Macrocell Asynchronous Clock Mode Timing (3V devices)
Symbol
Parameter
Conditions
-12
-15
-20
PT
Aloc
Turbo
Off
Slew
Rate
Unit
Min
Max
Min
Max
Min
Max
f
MAXA
Maximum
Frequency
External
Feedback
1/(t
SA
+t
COA
)
21.7
19.2
16.9
MHz
Maximum
Frequency
Internal
Feedback
(f
CNTA
)
1/(t
SA
+t
COA
–10)
27.8
23.8
20.4
MHz
Maximum
Frequency
Pipelined Data
1/(t
CHA
+t
CLA
)
33.3
27
24.4
MHz
t
SA
Input Setup
Time
10
12
13
+ 4
+ 20
ns
t
HA
Input Hold Time
12
15
17
ns
t
CHA
Clock High Time
17
22
25
+ 20
ns
t
CLA
Clock Low Time
13
15
16
+ 20
ns
t
COA
Clock to Output
Delay
36
40
46
+ 20
– 6
ns
t
ARD
CPLD Array
Delay
Any macrocell
25
29
33
+ 4
ns
t
MINA
Minimum Clock
Period
1/f
CNTA
36
42
49
ns
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PDF描述 |
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