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參數資料
| 型號： | PSD833270MT |
| 廠商： | 意法半導體 |
| 英文描述： | High Speed CMOS Logic Dual Positive-Edge-Triggered J-K Flip-Flops with Set and Reset 16-SOIC -55 to 125 |
| 中文描述： | Flash在系統可編程ISP的外設的8位微控制器 |
| 文件頁數： | 82/110頁 |
| 文件大小： | 1737K |
| 代理商： | PSD833270MT |
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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2
82/110
Table 50. CPLD Macrocell Synchronous Clock Mode Timing (3V devices)
Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0. Decrement times by given amount.
2. CLKIN (PD1) t
CLCL
= t
CH
+ t
CL
.
Symbol
Parameter
Conditions
-12
-15
-20
PT
Aloc
Turbo
Off
Slew
rate
1
Unit
Min
Max
Min
Max
Min
Max
f
MAX
Maximum
Frequency
External Feedback
1/(t
S
+t
CO
)
22.2
18.8
15.8
MHz
Maximum
Frequency
Internal Feedback
(f
CNT
)
1/(t
S
+t
CO
–10)
28.5
23.2
18.8
MHz
Maximum
Frequency
Pipelined Data
1/(t
CH
+t
CL
)
40.0
33.3
31.2
MHz
t
S
Input Setup Time
20
25
30
+ 4
+ 20
ns
t
H
Input Hold Time
0
0
0
ns
t
CH
Clock High Time
Clock Input
15
15
16
ns
t
CL
Clock Low Time
Clock Input
10
15
16
ns
t
CO
Clock to Output
Delay
Clock Input
25
28
33
– 6
ns
t
ARD
CPLD Array Delay
Any macrocell
25
29
33
+ 4
ns
t
MIN
Minimum Clock
Period
2
t
CH
+t
CL
25
29
32
ns
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PDF描述 |
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