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參數(shù)資料
| 型號： | PSD833270MT |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | High Speed CMOS Logic Dual Positive-Edge-Triggered J-K Flip-Flops with Set and Reset 16-SOIC -55 to 125 |
| 中文描述： | Flash在系統(tǒng)可編程ISP的外設(shè)的8位微控制器 |
| 文件頁數(shù)： | 98/110頁 |
| 文件大小： | 1737K |
| 代理商： | PSD833270MT |
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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2
98/110
Figure 50. ISC Timing
Table 69. ISC Timing (5V devices)
Note: 1. For non-PLD Programming, Erase or in ISC by-pass mode.
2. For Program or Erase PLD only.
Symbol
Parameter
Conditions
-70
-90
-15
Unit
Min
Max
Min
Max
Min
Max
t
ISCCF
Clock (TCK, PC1) Frequency (except for
PLD)
(Note
1
)
20
18
14
MHz
t
ISCCH
Clock (TCK, PC1) High Time (except for
PLD)
(Note
1
)
23
26
31
ns
t
ISCCL
Clock (TCK, PC1) Low Time (except for
PLD)
(Note
1
)
23
26
31
ns
t
ISCCFP
Clock (TCK, PC1) Frequency (PLD only)
(Note
2
)
2
2
2
MHz
t
ISCCHP
Clock (TCK, PC1) High Time (PLD only)
(Note
2
)
240
240
240
ns
t
ISCCLP
Clock (TCK, PC1) Low Time (PLD only)
(Note
2
)
240
240
240
ns
t
ISCPSU
ISC Port Set Up Time
7
8
10
ns
t
ISCPH
ISC Port Hold Up Time
5
5
5
ns
t
ISCPCO
ISC Port Clock to Output
21
23
25
ns
t
ISCPZV
ISC Port High-Impedance to Valid Output
21
23
25
ns
t
ISCPVZ
ISC Port Valid Output to
High-Impedance
21
23
25
ns
ISCCH
TCK
TDI/TMS
ISC OUTPUTS/TDO
ISC OUTPUTS/TDO
t
ISCCL
t
ISCPH
t
ISCPSU
t
ISCPVZ
t
ISCPZV
ISCPCO
t
t
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