- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄382686 > TSB12C01AWN (Texas Instruments, Inc.) High-Speed Serial-Bus Link-Layer Controller PDF資料下載
參數(shù)資料
| 型號： | TSB12C01AWN |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | High-Speed Serial-Bus Link-Layer Controller |
| 中文描述： | 高速串行總線鏈路層控制器 |
| 文件頁數(shù)： | 45/59頁 |
| 文件大小： | 275K |
| 代理商： | TSB12C01AWN |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁當前第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁
6–1
6 Parameter Measurement Information
tw1(L)
50%
50%
BCLK
tw1(H)
50%
tc1
Figure 6–1. BCLK Waveform
tsu1
tsu2
tsu3
tsu4
th1
th2
th3
th4
td1
td2
50%
50%
50%
50%
50%
50%
50%
BCLK
DATA0 – DATA31
ADDR0 – ADDR7
CA
(see Note A)
WR
CS
NOTE A: When back-to-back write cycles are done, a maximum of 9 BCLK cycles may be required after the falling edge
of CS before CA is asserted (low). DATA0 – DATA31, ADDR0 – ADDR7, and WR need to remain valid until
CA is asserted (low). These cycles are to synchronize data passing between the BCLK and SCLK clock
domains.
Figure 6–2. Host-Interface Write-Cycle Waveforms
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TSB12LV01APZ | High-Speed Serial-Bus Link-Layer Controller |
| TSB3055 | IC APEX 20KE FPGA 300K 240-PQFP |
| TSB41AB3 | IC APEX 20KE FPGA 400K 672-FBGA |
| TSB41BA3-EP | IC APEX 20KE FPGA 400K 672-FBGA |
| TSB41LV03PFP | IC APEX 20KE FPGA 600K 652-BGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| TSB12LV01A | 制造商:Texas Instruments 功能描述: |
| TSB12LV01AIPZ | 制造商:TI 制造商全稱:Texas Instruments 功能描述:IEEE 1394 (Firewire) Bus Interface/Controller |
| TSB12LV01APZ | 制造商:TI 制造商全稱:Texas Instruments 功能描述:High-Speed Serial-Bus Link-Layer Controller |
| TSB12LV01B | 制造商:TI 制造商全稱:Texas Instruments 功能描述:IEEE 1394-1995 HIGH SPEED SERIAL BUS LINK LAYER CONTROLLER |
| TSB12LV01B-EP | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Military Enhanced Plastic High Performance 1394 3.3V Link Layer for Telecom. Embedded & Indust. App. |
發(fā)布緊急采購，3分鐘左右您將得到回復。