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參數資料
| 型號： | TSB43LV81 |
| 英文描述： | IC CYCLONE III FPGA 10K 144 EQFP |
| 中文描述： | 總線控制器 |
| 文件頁數： | 3/159頁 |
| 文件大小： | 1085K |
| 代理商： | TSB43LV81 |
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TSB43LV81
IEEE-1394 LINK-LAYER CONTROLLER/400M-PHY ONE-CHIP
Page 3
1.3.
Terminal Functions
1.3.1.
AUX PIN USAGE vs. MODE[1:0]
The Signals in the AUX vs. MODE are defined as follows:
Both internal LINK and PHY work on NORMAL mode. Only PHY functions on PHY-Mode. Link functions under
LINK-Mode.
MODE[1:0]
0 0
NAME
PIN
I/O
NORMAL
0 1
1 0
PHY-MODE
(only PHY active)
CTL0
CTL1
D0
D1
D2
D3
D4
D5
D6
D7
LREQ
SCLK
LINK-MODE
(only Link active)
D7
D6
D5
D4
D3
D2
D1
D0
CTL1
CTL0
SCLK
LREQ
AUX[0] (
Note-2
)
AUX[1] (
Note-2
)
AUX[2] (
Note-2
)
AUX[3] (
Note-2
)
AUX[4] (
Note-2
)
AUX[5] (
Note-2
)
AUX[6] (
Note-2
)
AUX[7] (
Note-2
)
AUX[8] (
Note-2
)
AUX[9] (
Note-2
)
AUX[10] (
Note-2
)
AUX[11] (
Note-2
)
Note-1) AUX[8:10] input mean PowerClass [2:0], Internal PHY read this value at Power Up Reset. (input)
Note-2) These input has BUS holder circuit for isolation by cap.
1
2
4
6
8
9
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I
O
HiZ
HiZ
HiZ
HiZ
HiZ
HiZ
HiZ
HiZ
11
12
13
15
17
18
Powerclass/CycleIn (Note-1)
Powerclass/CycleIn (Note-1)
Powerclass/CycleIn (Note-1)
OPEN (pull down)
1.3.2.
MicroController/MicroProcessor Interface Definition
The Signals in the MicroController/MicroProcessor Interface are defined as follows:
NAME
PIN
I/O
DESCRIPTION
XCS
ALE
XRD
XWR
XINT
XWAIT
ADDR[7:0]
110
109
106
107
79
105
-
I
I
I
I
I/O
O
I/O
Chip select.
Address Latch En. Ignored when not DA mux mode.
Read cycle Enable.
Write cycle Enable.
Interrupt
Wait.
Address
(DA[7:0] for 8bits mode, BDIO[15:8] for 16bits parallel mode)
Data (DA [15:8] for 8bits mode DA[15:0] for 16bit mode)
Bit width select. Set HI is 16bit mode.
Mode selects. Set HI is Data Address multiplex mode.
DATA[15:0]
M8M16
MUXMODE
-
I/O
I
I
30
33
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PDF描述 |
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