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參數資料
型號: XC2S150-5PQG208C
廠商: Xilinx Inc
文件頁數: 63/99頁
文件大小: 0K
描述: IC SPARTAN-II FPGA 150K 208-PQFP
標準包裝: 24
系列: Spartan®-II
LAB/CLB數: 864
邏輯元件/單元數: 3888
RAM 位總計: 49152
輸入/輸出數: 140
門數: 150000
電源電壓: 2.375 V ~ 2.625 V
安裝類型: 表面貼裝
工作溫度: 0°C ~ 85°C
封裝/外殼: 208-BFQFP
供應商設備封裝: 208-PQFP(28x28)
產品目錄頁面: 599 (CN2011-ZH PDF)
其它名稱: 122-1308
Spartan-II FPGA Family: DC and Switching Characteristics
DS001-3 (v2.8) June 13, 2008
Module 3 of 4
Product Specification
66
R
CLB Distributed RAM Switching Characteristics
CLB Shift Register Switching Characteristics
Symbol
Description
Speed Grade
Units
-6
-5
Min
Max
Min
Max
Sequential Delays
TSHCKO16
Clock CLK to X/Y outputs (WE active, 16 x 1 mode)
-
2.2
-
2.6
ns
TSHCKO32
Clock CLK to X/Y outputs (WE active, 32 x 1 mode)
-
2.5
-
3.0
ns
Setup/Hold Times with Respect to Clock CLK(1)
TAS / TAH
F/G address inputs
0.7 / 0
-
0.7 / 0
-
ns
TDS / TDH
BX/BY data inputs (DIN)
0.8 / 0
-
0.9 / 0
-
ns
TWS / TWH
CE input (WS)
0.9 / 0
-
1.0 / 0
-
ns
Clock CLK
TWPH
Minimum pulse width, High
-
2.9
-
2.9
ns
TWPL
Minimum pulse width, Low
-
2.9
-
2.9
ns
TWC
Minimum clock period to meet address write cycle time
-
5.8
-
5.8
ns
Notes:
1.
A zero hold time listing indicates no hold time or a negative hold time.
Symbol
Description
Speed Grade
Units
-6
-5
Min
Max
Min
Max
Sequential Delays
TREG
Clock CLK to X/Y outputs
-
3.47
-
3.88
ns
Setup Times with Respect to Clock CLK
TSHDICK
BX/BY data inputs (DIN)
0.8
-
0.9
-
ns
TSHCECK
CE input (WS)
0.9
-
1.0
-
ns
Clock CLK
TSRPH
Minimum pulse width, High
-
2.9
-
2.9
ns
TSRPL
Minimum pulse width, Low
-
2.9
-
2.9
ns
相關PDF資料
PDF描述
TACR685K010R CAP TANT 6.8UF 10V 10% 0805
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XC3S250E-4PQG208C IC SPARTAN-3E FPGA 250K 208-PQFP
相關代理商/技術參數
參數描述
XC2S150-5PQG208I 制造商:Xilinx 功能描述:FPGA SPARTAN-II 150K GATES 3888 CELLS 263MHZ 2.5V 208PQFP - Trays
XC2S150-5TQ144C 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-II FPGA Family
XC2S150-5TQ144I 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-II FPGA Family
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