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參數資料
型號： A3PN125-ZVQG100I
元件分類： FPGA
英文描述： FPGA, 3072 CLBS, 125000 GATES, PQFP100
封裝： 14 X 14 MM, 1.20 MM HEIGHT, 0.50 MM PITCH, ROHS COMPLIANT, VQFP-100
文件頁數： 47/100頁
文件大小： 3284K
代理商： A3PN125-ZVQG100I
ProASIC3 nano DC and Switching Characteristics
2- 36
Advance v0.2
Input Register
Timing Characteristics
Figure 2-12 Input Register Timing Diagram
50%
Preset
Clear
Out_1
CLK
Data
Enable
t
ISUE
50%
t
ISUD
t
IHD
50%
t
ICLKQ
1
0
t
IHE
t
IRECPRE
t
IREMPRE
t
IRECCLR
t
IREMCLR
t
IWCLR
t
IWPRE
t
IPRE2Q
t
ICLR2Q
t
ICKMPWH tICKMPWL
50%
Table 2-54 Input Data Register Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
–2
–1
Std. Units
tICLKQ
Clock-to-Q of the Input Data Register
0.24 0.27 0.32
ns
tISUD
Data Setup Time for the Input Data Register
0.26 0.30 0.35
ns
tIHD
Data Hold Time for the Input Data Register
0.00 0.00 0.00
ns
tICLR2Q
Asynchronous Clear-to-Q of the Input Data Register
0.45 0.52 0.61
ns
tIPRE2Q
Asynchronous Preset-to-Q of the Input Data Register
0.45 0.52 0.61
ns
tIREMCLR
Asynchronous Clear Removal Time for the Input Data Register
0.00 0.00 0.00
ns
tIRECCLR
Asynchronous Clear Recovery Time for the Input Data Register
0.22 0.25 0.30
ns
tIREMPRE
Asynchronous Preset Removal Time for the Input Data Register
0.00 0.00 0.00
ns
tIRECPRE
Asynchronous Preset Recovery Time for the Input Data Register
0.22 0.25 0.30
ns
tIWCLR
Asynchronous Clear Minimum Pulse Width for the Input Data Register
0.22 0.25 0.30
ns
tIWPRE
Asynchronous Preset Minimum Pulse Width for the Input Data Register
0.22 0.25 0.30
ns
tICKMPWH
Clock Minimum Pulse Width HIGH for the Input Data Register
0.36 0.41 0.48
ns
tICKMPWL
Clock Minimum Pulse Width LOW for the Input Data Register
0.32 0.37 0.43
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for derating
values.
相關PDF資料
PDF描述
A3PN125-ZVQG100 FPGA, 3072 CLBS, 125000 GATES, PQFP100
A3RS91.1 0 MHz - 3000 MHz 50 ohm RF/MICROWAVE TERMINATION
A404318 35 A, BARRIER STRIP TERMINAL BLOCK, 1 ROW, 1 DECK
A404317 35 A, BARRIER STRIP TERMINAL BLOCK, 1 ROW, 1 DECK
A404315 35 A, BARRIER STRIP TERMINAL BLOCK, 1 ROW, 1 DECK
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參數描述
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A3PN250-2QNG100 制造商:Microsemi Corporation 功能描述:FPGA PROASIC3 NANO 250K GATES COMM 130NM 1.5V 100QFN - Trays 制造商:Microsemi SOC Products Group 功能描述:FPGA PROASIC3 NANO 250K GATES COMM 130NM 1.5V 100QFN - Trays
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