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參數資料
| 型號： | AD9877 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | Mixed-Signal Front End Set-Top Box, Cable Modem |
| 中文描述： | 混合信號前端機頂盒，電纜調制解調器 |
| 文件頁數： | 6/36頁 |
| 文件大小： | 1094K |
| 代理商： | AD9877 |
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AD9877
Rev. B | Page 6 of 36
Parameter
TIMING CHARACTERISTICS (10 pF Load)
Wake-Up Time
Minimum RESET Pulse Width Low (t
RL
)
Digital Output Rise/Fall Time
Tx/Rx Interface
MCLK Frequency (f
MCLK
)
TxSYNC/TxIQ Setup Time (t
SU
)
TxSYNC/TxIQ Hold Time (t
HD
)
MCLK Rising Edge to RxSYNC/RxIQ/IF Valid Delay (t
MD
)
REFCLK Rising or Falling Edge to RxSYNC/RxIQ/IF Valid
Delay (t
OD
)
REFCLK Edge to MCLK Falling Edge (t
EE
)
Serial Control Bus
Maximum SCLK Frequency (f
SCLK
)
Minimum Clock Pulse Width High (t
PWH
)
Minimum Clock Pulse Width Low (t
PWL
)
Maximum Clock Rise/Fall
Minimum Data/Chip-Select Setup Time (t
DS
)
Minimum Data Hold Time (t
DH
)
Maximum Data Valid Time (t
DV
)
CMOS LOGIC INPUTS
Logic 1 Voltage
Logic 0 Voltage
Logic 1 Current
Logic 0 Current
Input Capacitance
CMOS LOGIC OUTPUTS (1 mA Load)
Logic 1 Voltage
Logic 0 Voltage
POWER SUPPLY
Supply Current, I
S
(Full Operation)
Analog Supply Current, I
AS
Digital Supply Current, I
DS
Supply Current, I
S
Standby (PWRDN Pin Active)
Full Power-Down (Register 0x02 = 0xF9)
Power-Down Tx Path (Register 0x02 = 0x20)
Power-Down Rx Path (Register 0x02 = 0x19)
Reset (RESET Pin Active)
Power Supply Rejection (Differential Signal)
Tx DAC
8-Bit ADC
12-Bit ADC
Temp
N/A
N/A
Full
Full
Full
Full
Full
Test
Level
N/A
N/A
II
II
II
II
II
Min
5
2.8
3
3
0
Typ
Max
200
4
66
1.0
Unit
t
MCLK
cycles
t
MCLK
cycles
ns
MHz
ns
ns
ns
Full
Full
Full
Full
Full
Full
Full
Full
Full
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
II
II
II
II
II
II
II
II
II
II
II
II
II
III
II
II
II
III
III
I
III
III
III
III
III
III
III
T
OSC
/4 2.0
1.0
30
30
25
0
DRVDD 0.7
DRVDD 0.6
3
233
85
228
104
10
60
265
85
<0.25
<0.004
<0.0004
T
OSC
/4 + 3.0
+1.0
15
1
30
0.4
12
12
0.4
272
113
ns
ns
MHz
ns
ns
μs
ns
ns
ns
V
V
μA
μA
pF
V
V
mA
mA
mA
mA
mA
mA
mA
mA
% FS
% FS
% FS
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PDF描述 |
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