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參數資料
| 型號： | ADF4116 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | PLL Frequency Synthesizer(PLL頻率合成器) |
| 中文描述： | 鎖相環頻率合成器（PLL頻率合成器） |
| 文件頁數： | 9/9頁 |
| 文件大小： | 77K |
| 代理商： | ADF4116 |
–9–
DATA
TECHNCAL
Prelimnary Technical Data
ADF4116/ADF4117/ADF4118
Prelim D2 7/98
T he Counter Reset Method
Apply Vcc.
Do a Function Latch Load (“10” in 2 lsb’s). As part of
this, load “1” to the F1 bit. T his enables the counter re-
set.
Do an R Counter Load (“00” in 2 lsb’s).
Do an N Counter Load (“01” in 2 lsb’s).
Do a Function Latch Load (“10” in 2 lsb’s). As part of
this, load “0” to the F1 bit. T his disables the counter
reset.
T his sequency provides the same close alignment as the
initialisation method. It offers direct control over the
internal reset. Note that counter reset holds the counters at
load point and tri-states the charge pump, but does not
trigger synchronous power-down. T he counter reset
method requires an extra function latch load compared to
the initialisation latch method.
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PDF描述 |
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