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參數(shù)資料
| 型號： | ADSP-21160NKB-95 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | DSP Microcomputer |
| 中文描述： | 64-BIT, 47.5 MHz, OTHER DSP, PBGA400 |
| 封裝： | 27 X 27 MM, METRIC, PLASTIC, BGA-400 |
| 文件頁數(shù)： | 48/53頁 |
| 文件大小： | 1680K |
| 代理商： | ADSP-21160NKB-95 |
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This information applies to a product under development. Its characteristics and specifications are subject to change without notice. Analog
Devices assumes no obligation regarding future manufacturing unless otherwise agreed to in writing.
48
REV. PrB
For current information contact Analog Devices at 800/262-5643
ADSP-21160N
April 2002
PRELIMINARY TECHNICAL DATA
Capacitive Loading
Output delays and holds are based on standard capacitive
loads: 12 pF on all pins (see
Figure 33
).
Figure 35
and
Figure 36
show how output rise time varies with capaci-
tance.
Figure 37
graphically shows how output delays and
holds vary with load capacitance. (Note that this graph or
derating does not apply to output disable delays; see
Output
Disable Time on page 47
.) The graphs of
Figure 35
,
Figure 36
, and
Figure 37
may not be linear outside the
ranges shown.
Environmental Conditions
The ADSP-21160NKB-95 and ADSP-21160NCB-TBD
are provided in a 400-Ball Metric PBGA (Plastic Ball Grid
Array) package.
Thermal Characteristics
The ADSP-21160N is specified for a case temperature
(T
CASE
). To ensure that the T
CASE
data sheet specification is
not exceeded, a heatsink and/or an air flow source may be
used. Use the center block of ground pins (PBGA balls:
F7-14, G7-14, H7-14, J7-14, K7-14, L7-14, M-14, N7-14,
P7-14, R7-15) to provide thermal pathways to the printed
circuit board’s ground plane. A heatsink should be attached
to the ground plane (as close as possible to the thermal
pathways) with a thermal adhesive.
Figure 33. Equivalent Device Loading for AC
Measurements (Includes All Fixtures)
Figure 34. Voltage Reference Levels for AC
Measurements (Except Output Enable/Disable)
Figure 35. Typical Output Rise Time (10%–90%,
V
DDEXT
= Max) vs. Load Capacitance
1.5V
12PF
TO
OUTPUT
PIN
50
INPUT
OR
OUTPUT
1.5V
1.5V
LOAD CAPACITANCE – pF
20.00
0.0
0
0
250
50
100
150
200
30.00
10.00
5.00
25.00
15.00
TBD
R
RISE TIME
FALL TIME
Y = 0.072781X
+ 1.99
Y = 0.086687X
+ 2.18
Figure 36. Typical Output Rise Time (10%–90%,
V
DDEXT
= Min) vs. Load Capacitance
Figure 37. Typical Output Delay or Hold vs. Load
Capacitance (at Max Case Temperature)
LOAD CAPACITANCE – pF
250
50
100
150
200
TBD
FALL TIME
Y = 0.076014X
+
2.15
Y = 0.086192X
+ 2.34
RISE TIME
LOAD CAPACITANCE – pF
15.00
0.0
0
0
250
50
100
150
200
5.00
–5.00
20.00
10.0
0
O
Y = 0.085526X
– 3.87
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