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參數資料
| 型號： | ADSP-21363SBBC-ENG |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數字信號處理 |
| 英文描述： | SHARC Processor |
| 中文描述： | 16-BIT, 55.55 MHz, OTHER DSP, PBGA136 |
| 封裝： | MO-205AE, MBGA-136 |
| 文件頁數： | 29/44頁 |
| 文件大小： | 396K |
| 代理商： | ADSP-21363SBBC-ENG |
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ADSP-21363
Preliminary Technical Data
Rev. PrA
|
Page 29 of 44
|
September 2004
Table 26. Serial Ports—Enable and Three-State
Parameter
Switching Characteristics
t
DDTEN
1
t
DDTTE
1
t
DDTIN
1
1
Referenced to drive edge.
Min
Max
Unit
Data Enable from External Transmit SCLK
Data Disable from External Transmit SCLK
Data Enable from Internal Transmit SCLK
2
ns
ns
ns
7
–1
Table 27. Serial Ports—External Late Frame Sync
Parameter
Switching Characteristics
t
DDTLFSE
1
Min
Max
Unit
Data Delay from Late External Transmit FS or External Receive FS
with MCE = 1, MFD = 0
Data Enable for MCE = 1, MFD = 0
7
ns
ns
t
DDTENFS
1
1
The t
DDTLFSE
and t
DDTENFS
parameters apply to Left-justified Sample Pair as well as DSP serial mode, and MCE = 1, MFD = 0.
0.5
Figure 21. External Late Frame Sync
1
1
This figure reflects changes made to support Left-justified Sample Pair mode.
DRIVE
SAMPLE
DRIVE
DAI_P20-1
(SCLK)
DAI_P20-1
(FS)
DAI_P20-1
(DATA CHANNEL A/B)
DRIVE
SAMPLE
DRIVE
LATE EXTERNAL TRANSMIT FS
EXTERNAL RECEIVE FS WITH MCE = 1, MFD = 0
1ST BIT
2ND BIT
DAI_P20-1
(SCLK)
DAI_P20-1
(FS)
1ST BIT
2ND BIT
t
HFSE/I
t
SFSE/I
t
DDTE/I
t
DDTENFS
t
DDTLFSE
t
HDTE/I
t
SFSE/I
t
DDTE/I
t
DDTENFS
t
DDTLFSE
t
HDTE/I
DAI_P20-1
(DATA CHANNEL A/B)
NOTE
SERIAL PORT SIGNALS (SCLK, FS,
DATA CHANNEL A/B
) ARE ROUTED TO THE DAI_P20-1 PINS
USING THE SRU. THE TIMING SPECIFICATIONS PROVIDED HERE ARE VALID AT THE DAI_P20-1 PINS.
t
HFSE/I
相關PDF資料 |
PDF描述 |
|---|---|
| ADSP-21363SBBCZENG | SHARC Processor |
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| ADSP-21364SBBC-ENG | SHARC Processor |
| ADSP-21364SBBCZENG | SHARC Processor |
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相關代理商/技術參數 |
參數描述 |
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