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參數(shù)資料
型號(hào)： ADSP-BF561SBB500
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號(hào)處理
英文描述： Blackfin Embedded Symmetric Multi-Processor
中文描述： 32-BIT, 500 MHz, OTHER DSP, PBGA297
封裝： PLASTIC, MS-0340AAL-1, BGA-297
文件頁數(shù)： 22/52頁
文件大小： 508K
代理商： ADSP-BF561SBB500
Rev. PrC
|
Page 22 of 52
|
April 2004
ADSP-BF561
Preliminary Technical Data
TIMING SPECIFICATIONS
Table 9
and
Table 12
describe the timing requirements for the
ADSP-BF561 clocks. Take care in selecting MSEL, SSEL, and
CSEL ratios so as not to exceed the maximum core clock, system
clock and Voltage Controlled Oscillator (VCO) operating fre-
quencies, as described in
Absolute Maximum Ratings on
Page 21
.
Table 12
describes Phase-Locked Loop operating
conditions.
Table 9. Core and System Clock Requirements—ADSP-BF561SKBCZ500
Parameter
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
Minimum
na
na
2
2.25
2.70
3.20
4.00
Maximum
Unit
ns
ns
ns
ns
ns
ns
ns
Core Cycle Period (V
DDINT
=1.4 V–± 50 mV)
Core Cycle Period (V
DDINT
=1.35 V–5%)
Core Cycle Period (V
DDINT
=1.2 V–5%)
Core Cycle Period (V
DDINT
=1.1 V–5%)
Core Cycle Period (V
DDINT
=1.0 V–5%)
Core Cycle Period (V
DDINT
=0.9 V–5%)
Core Cycle Period (V
DDINT
=0.8 V)
Table 10. Core and System Clock Requirements—ADSP-BF561SKBCZ600X
Parameter
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
Minimum
na
na
1.66
2.25
2.70
3.20
4.00
Maximum
Unit
ns
ns
ns
ns
ns
ns
ns
Core Cycle Period (V
DDINT
=1.4 V–± 50 mV)
Core Cycle Period (V
DDINT
=1.35 V–5%)
Core Cycle Period (V
DDINT
=1.2 V–5%)
Core Cycle Period (V
DDINT
=1.1 V–5%)
Core Cycle Period (V
DDINT
=1.0 V–5%)
Core Cycle Period (V
DDINT
=0.9 V–5%)
Core Cycle Period (V
DDINT
=0.8 V)
Table 11. Core and System Clock Requirements—ADSP-BF561SBB600
Parameter
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
t
CCLK
Minimum
na
1.66
2.0
2.25
2.70
3.20
4.00
Maximum
Unit
ns
ns
ns
ns
ns
ns
ns
Core Cycle Period (V
DDINT
=1.4 V–± 50 mV)
Core Cycle Period (V
DDINT
=1.35 V–5%)
Core Cycle Period (V
DDINT
=1.2 V–5%)
Core Cycle Period (V
DDINT
=1.1 V–5%)
Core Cycle Period (V
DDINT
=1.0 V–5%)
Core Cycle Period (V
DDINT
=0.9 V–5%)
Core Cycle Period (V
DDINT
=0.8 V)
Table 12. Phase-Locked Loop Operating Conditions
Parameter
Voltage Controlled Oscillator (VCO) Frequency
Minimum
50
Maximum
Maximum CCLK
Unit
MHz
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PDF描述
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ADSP-BF561SBB600 制造商:Analog Devices 功能描述:IC MULTIPROCESSOR
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ADSP-BF561SBBZ500 功能描述:IC PROCESSOR 500MHZ 297-PBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號(hào)處理器） 系列:Blackfin® 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤
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