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參數(shù)資料
| 型號： | EFM32-TG110F32-SK |
| 廠商： | Energy Micro |
| 文件頁數(shù)： | 19/136頁 |
| 文件大小： | 0K |
| 描述： | IC MICRO KIT GECKO 24QFN |
| 標準包裝： | 1 |
| 系列： | Tiny Gecko |
| 套件類型： | 微控制器 |
| 值： | 2 件 - 閃存 - 32KB |
| 包裝： | 紙板盒 |
| 安裝類型： | 表面貼裝 |
| 包括封裝： | 24-QFN |
| 工具箱內(nèi)容： | (2) 914-1033-2-ND - MCU 32BIT 32KB FLASH 24-QFN |
| 其它名稱： | 914-1022 |
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...the world's most energy friendly microcontrollers
2011-02-04 - d0002_Rev1.00
115
www.energymicro.com
Reserved
31
24 23
16 15
8 7
1 0
IREGION
DREGION
Reserved
SEPARATE
Table 4.39. TYPE register bit assignments
Bits
Name
Function
[31:24]
-
Reserved.
[23:16]
IREGION
Indicates the number of supported MPU instruction regions.
Always contains 0x00. The MPU memory map is unified and is described by the DREGION field.
[15:8]
DREGION
Indicates the number of supported MPU data regions:
0x08
= Eight MPU regions.
[7:0]
-
Reserved.
[0]
SEPARATE
Indicates support for unified or separate instruction and date memory maps:
0 = unified.
4.5.2 MPU Control Register
The MPU CTRL register:
enables the MPU
enables the default memory map background region
enables use of the MPU when in the hard fault, Non-maskable Interrupt (NMI), and FAULTMASK
escalated handlers.
See the register summary in Table 4.38 (p. 114) for the MPU CTRL attributes. The bit assignments are:
31
1 0
Reserved
HFNMIENA
ENABLE
2
PRIVDEFENA
3
Table 4.40. MPU CTRL register bit assignments
Bits
Name
Function
[31:3]
-
Reserved.
[2]
PRIVDEFENA
Enables privileged software access to the default memory map:
0 = If the MPU is enabled, disables use of the default memory map. Any memory access to a
location not covered by any enabled region causes a fault.
1 = If the MPU is enabled, enables use of the default memory map as a background region for
privileged software accesses.
When enabled, the background region acts as if it is region number -1. Any region that is
defined and enabled has priority over this default map.
If the MPU is disabled, the processor ignores this bit.
[1]
HFNMIENA
Enables the operation of MPU during hard fault, NMI, and FAULTMASK handlers.
When the MPU is enabled:
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