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參數(shù)資料
| 型號： | EFM32-TG222F32-SK |
| 廠商： | Energy Micro |
| 文件頁數(shù)： | 125/136頁 |
| 文件大小： | 0K |
| 描述： | IC MICRO KIT GECKO 48LQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Tiny Gecko |
| 套件類型： | 微控制器 |
| 值： | 2 件 - 閃存 - 32KB |
| 包裝： | 紙板盒 |
| 安裝類型： | 表面貼裝 |
| 包括封裝： | 48-LQFP |
| 其它名稱： | 914-1021 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁當(dāng)前第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁
...the world's most energy friendly microcontrollers
2011-02-04 - d0002_Rev1.00
89
www.energymicro.com
Address
Name
Type
Required
privilege
Reset value
Description
0XE000E200
-
0XE000E204
ISPR0-
ISPR1
RW
Privileged
0x00000000
0XE000E280
-
0XE000E284
ICPR0-
ICPR1
RW
Privileged
0x00000000
0xE000E300
-
0xE000E304
IABR0-
IABR1
RO
Privileged
0x00000000
0xE000E400
-
0xE000E400+4xm
IPR0-
IPRm
RW
Privileged
0x00000000
0xE000EF00
STIR
WO
Configurable
2
0x00000000
1m=(n-1)/4, where n denotes the number of interrupts given in Table 1.1 (p. 5) .
2See the register description for more information.
4.2.1 The CMSIS mapping of the Cortex-M3 NVIC registers
To improve software efficiency, the CMSIS simplifies the NVIC register presentation. In the CMSIS:
the Set-enable, Clear-enable, Set-pending, Clear-pending and Active Bit registers map to arrays of
32-bit integers, so that:
ISER[0] to ISER[1]corresponds to the registers ISER0-ISER1
ICER[0] to ICER[1]corresponds to the registers ICER0-ICER1
ISPR[0] to ISPR[1]corresponds to the registers ISPR0-ISPR1
ICPR[0] to ICPR[1]corresponds to the registers ICPR0-ICPR1
IABR[0] to IABR[1]corresponds to the registers IABR0-IABR1
the 8-bit fields of the Interrupt Priority Registers map to an array of 8-bit integers, so that the array
IP[0]
to IP[n-1] corresponds to the registers IPR0-IPRm (m=(n-1)/4, where n denotes the number
of interrupts given by Table 1.1 (p. 5) ), and the array entry IP[N] holds the interrupt priority for
interrupt N.
The CMSIS provides thread-safe code that gives atomic access to the Interrupt Priority Registers. For
more information see the description of the NVIC_SetPriority function in Section 4.2.10.1 (p. 94)
. Table 4.3 (p. 89) shows how the interrupts, or IRQ numbers, map onto the interrupt registers and
corresponding CMSIS variables that have one bit per interrupt.
Table 4.3. Mapping of interrupts to the interrupt variables
CMSIS array elements
1
Interrupts
Set-enable
Clear-enable
Set-pending
Clear-pending
Active Bit
0-31
ISER[0]
ICER[0]
ISPR[0]
ICPR[0]
IABR[0]
32-63
ISER[1]
ICER[1]
ISPR[1]
ICPR[1]
IABR[1]
1Each array element corresponds to a single NVIC register, for example the element ICER[1] corresponds to the ICER1 register.
4.2.2 Interrupt Set-enable Registers
The ISER0 and ISER1 registers enable interrupts, and show which interrupts are enabled. See:
the register summary in Table 4.2 (p. 88) for the register attributes
Table 4.3 (p. 89) for which interrupts are controlled by each register.
The bit assignments are:
SETENA bit s
31
0
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