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參數資料
| 型號： | HM17CM256 |
| 廠商： | HYNIX SEMICONDUCTOR INC |
| 元件分類： | 顯示驅動器 |
| 英文描述： | 128XRGBX82 OUTPUT LCD DRIVER IC with built-in RAM |
| 中文描述： | LIQUID CRYSTAL DISPLAY DRIVER, UUC580 |
| 封裝： | 19.75 X 2.39 MM, GOLD BUMP, DIE-580 |
| 文件頁數： | 15/111頁 |
| 文件大小： | 2094K |
| 代理商： | HM17CM256 |
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HM17CM256
- 15 -
(1-5) 4 line type serial interface
4 line serial interface by SDA and SCL is possible at chip selection state (CS=”L”)
When chip is not selected, internal shift register and counter are reset to initial value.
Serial input data from SDA are latched at the rising edge of serial clock (SCL) in the sequence
of D
7
,
Serial data (SDA) are identified to display data or command by RS input.
TABLE
RS
Data contents
H
command
L
Display data
Make serial clock (SCL) “L” at the non-access period and after 8bit data transfer.
SDA and SCL signals are sensitive to external noise. To prevent mal-function, chip selector
state should be released (CS = “H”) after 8bit data transfer as shown in the following figure.
, D
1
, D
0
and converted into 8-bit parallel data at the rising edge of 8th serial clock.
4 line serial interface
(1-6) 3 line type serial interface
3-line serial interface by SDA and SCL is possible at chip selection state (CS=”L”)
When chip is not selected, internal shift register and counter are reset to initial value.
Input data from SDA are latched at the rising edge of serial clock (SCL) in the sequence of RS,
D
7
, ,D
1
, D
0
, and converted to 8bit parallel data and handled at the rising edge of 9th serial
clock.
Serial data (SDA) are identified to display data or command by RS bit data at the rising of first
serial clock (SCL) and state of command data bit polarity shift pin (SPOL).
TABLE
SPOL=L
RS
Data identify
L
Display data
H
command
SPOL=H
RS
L
H
Data identify
command
Display data
D
7
D
6
D
5
D
4
D
3
D
2
D
1
D
0
VALID
1
2
3
4
5
6
7
8
CS
RS
SDA
SCL
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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