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參數資料
| 型號： | ISP1161ABD |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Full-speed Universal Serial Bus single-chip host and device controller |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT-314-2, LQFP-64 |
| 文件頁數： | 67/134頁 |
| 文件大小： | 587K |
| 代理商： | ISP1161ABD |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁當前第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁
Philips Semiconductors
ISP1161A
Full-speed USB single-chip host and device controller
Product data
Rev. 03 — 23 December 2004
67 of 134
9397 750 13962
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
10.4.3
HcTransferCounter register (R/W: 22H/A2H)
This register holds the number of bytes of a PIO or DMA transfer. For a PIO transfer,
the number of bytes being read or written to the Isochronous Transfer List (ITL) or
Acknowledged Transfer List (ATL) buffer RAM must be written into this register. For a
DMA transfer, the number of bytes must be written into this register as well. However,
for this counter to be read into the DMA counter, the HCD must set bit 2 of the
HcDMAConfiguration register. The counter value for ATL must not be greater than
1000H, and for ITL it must not be greater than 800H. When the byte count of the data
transfer reaches this value, the HC will generate an internal EOT signal to set bit 2
(AllEOTInterrupt) of the Hc
μ
PInterrupt register, and also update the HcBufferStatus
register.
Code (Hex): 22 —
read
Code (Hex): A2 —
write
2
DMACounter
Select
0 —
DMA counter not used. External EOT must be used
1 —
Enables the DMA counter for DMA transfer.
HcTransferCounter register must be filled with non-zero values for
DREQ1 to be raised after bit DMA Enable is set
0 —
ITL buffer RAM selected for ITL data
1
ITL_ATL_
DataSelect
1 —
ATL buffer RAM selected for ATL data
0 —
read from the HC FIFO buffer RAM
0
DMARead
WriteSelect
1 —
write to the HC FIFO buffer RAM
Table 39:
Bit
HcDMAConfiguration register: bit description
…continued
Symbol
Description
Table 40:
Bit
Symbol
Reset
Access
Bit
Symbol
Reset
Access
HcTransferCounter register: bit allocation
15
14
13
12
Counter value
0
R/W
4
Counter value
0
R/W
11
10
9
8
0
0
0
0
0
0
0
R/W
7
R/W
6
R/W
5
R/W
3
R/W
2
R/W
1
R/W
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
Table 41:
Bit
15 to 0
HcTransferCounter register: bit description
Symbol
Description
Counter
value
The number of data bytes to be read to or written from RAM
相關PDF資料 |
PDF描述 |
|---|---|
| ISP1161ABM | Full-speed Universal Serial Bus single-chip host and device controller |
| ISP1161 | Full-speed Universal Serial Bus single-chip host and device controller |
| ISP1161A1 | Universal Serial Bus single-chip host and device controller |
| ISP1161A1BD | Universal Serial Bus single-chip host and device controller |
| ISP1161A1BM | Universal Serial Bus single-chip host and device controller |
相關代理商/技術參數 |
參數描述 |
|---|---|
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