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參數(shù)資料
| 型號： | ISP1161ABD |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Full-speed Universal Serial Bus single-chip host and device controller |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT-314-2, LQFP-64 |
| 文件頁數(shù)： | 96/134頁 |
| 文件大小： | 587K |
| 代理商： | ISP1161ABD |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁當(dāng)前第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁
Philips Semiconductors
ISP1161A
Full-speed USB single-chip host and device controller
Product data
Rev. 03 — 23 December 2004
96 of 134
9397 750 13962
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
13.1.5
DcInterruptEnable register (R/W: C3H/C2H)
This command is used to individually enable or disable interrupts from all endpoints,
as well as interrupts caused by events on the USB bus (SOF, SOF lost, EOT,
suspend, resume, reset). That is, if an interrupt event occurs while the interrupt is not
enabled, nothing will be seen on the interrupt pin. Even if you then enable the
interrupt during the interrupt event, there will still be no interrupt seen on the interrupt
pin, see
Figure 42
.
The DcInterrupt register will not register any interrupt, if it is not already enabled
using the DcInterruptEnable register. The DcInterruptEnable register is not an
Interrupt Mask register.
A bus reset will not change any of the programmed bit values.
The command accesses the DcInterruptEnable register, which consists of 4 bytes.
The bit allocation is given in
Table 84
.
Remark:
For details on interrupt control, see
Section 8.6.3
.
Code (Hex): C2/C3 —
write/read DcInterruptEnable register
Transaction —
write/read 2 words
Pin INT2: HIGH = de-assert; LOW = assert; INTENA = 1.
Fig 42. Interrupt pin waveform.
INT2 pin
interrupt
event
occurs
interrupt
event
occurs
DcInterruptEnable
register
disabled
DcInterruptEnable
register
enabled
interrupt is cleared
004aaa197
Table 84:
Bit
Symbol
Reset
Access
Bit
Symbol
Reset
Access
DcInterruptEnable register: bit allocation
31
30
29
28
27
26
25
24
reserved
0
0
0
0
0
0
0
0
R/W
23
IEP14
0
R/W
R/W
22
IEP13
0
R/W
R/W
21
IEP12
0
R/W
R/W
20
IEP11
0
R/W
R/W
19
IEP10
0
R/W
R/W
18
IEP9
0
R/W
R/W
17
IEP8
0
R/W
R/W
16
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