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參數(shù)資料
| 型號(hào)： | MC68HC16R1 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 16-Bit Modular Microcontroller(16位模塊化微控制器) |
| 中文描述： | 16位微控制器模塊（16位模塊化微控制器） |
| 文件頁(yè)數(shù)： | 268/357頁(yè) |
| 文件大小： | 1822K |
| 代理商： | MC68HC16R1 |
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MOTOROLA
A-4
ELECTRICAL CHARACTERISTICS
MC68HC16R1/916R1
USER’S MANUAL
NOTES:
1. Tested with either a 4.194 MHz reference or a 32.768 kHz reference.
2. All internal registers retain data at 0 Hz.
3. Assumes that V
DDSYN
and V
DD
are stable, that an external filter is attached to the XFC pin, and that the crystal
oscillator is stable.
4. Assumes that V
DDSYN
is stable, that an external filter is attached to the XFC pin, and that the crystal oscillator
is stable, followed by V
DD
ramp-up.
Lock time is measured from V
DD
at specified minimum to RESET negated.
5. Cold start is measured from V
DDSYN
and V
DD
at specified minimum to RESET negated.
6. Internal VCO frequency (f
VCO
) is determined by SYNCR W and Y bit values.
The SYNCR X bit controls a divide-by-two circuit that is not in the synthesizer feedback loop.
When X = 0, the divider is enabled, and f
sys
= f
VCO
÷
4.
When X = 1, the divider is disabled, and f
sys
= f
VCO
÷
2.
X must equal one when operating at maximum specified f
sys
.
7. This parameter is periodically sampled rather than 100% tested.
8. Assumes that a low-leakage external filter network is used to condition clock synthesizer input voltage. Total
external resistance from the XFC pin due to external leakage must be greater than 15 M
to guarantee this spec-
ification. Filter network geometry can vary depending upon operating environment
.
9. Proper layout procedures must be followed to achieve specifications.
10. Jitter is the average deviation from the programmed frequency measured over the specified interval at maximum
f
sys
. Measurements are made with the device powered by filtered supplies and clocked by a stable external clock
signal. Noise injected into the PLL circuitry via V
DDSYN
and V
SS
and variation in crystal oscillator frequency in-
crease the J
clk
percentage for a given interval. When clock jitter is a critical constraint on control system opera-
tion, this parameter should be measured during functional testing of the final system.
Table A-4 Clock Control Timing
(V
DD
and
V
DDSYN
= 5.0 Vdc
±
10%, V
SS
= 0 Vdc, T
A
= T
L
to T
H
)
Num
Characteristic
Symbol
Min
Max
Unit
1
PLL Reference Frequency Range
1
f
ref
3.2
4.2
MHz
2
System Frequency
2
Slow On-Chip PLL System Frequency
Fast On-Chip PLL System Frequency
External Clock Operation
f
sys
dc
4 (f
ref
)
4 (f
ref
) /128
dc
16.78
16.78
16.78
16.78
MHz
3
PLL Lock Time
1,
7,
8,
9
Changing W or Y in SYNCR or exiting from LPSTOP
3
Warm Start-up
4
Cold Start-up (fast reference option only)
5
t
lpll
—
—
—
20
50
75
ms
4
VCO Frequency
6
f
VCO
—
2 (f
sys
max)
MHz
5
Limp Mode Clock Frequency
SYNCR X bit = 0
SYNCR X bit = 1
f
limp
—
—
f
sys
max/2
sys
max
MHz
6
CLKOUT Jitter
1,
7,
8,
9, 10
Short term (5
μ
s interval)
Long term (500
μ
s interval)
J
clk
– 0.5
– 0.05
0.5
0.05
%
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