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參數資料
| 型號： | Q67120-C508 |
| 英文描述： | IC-SM-8-BIT CPU 12-MHZ |
| 中文描述： | 集成電路釤8位CPU的12兆赫 |
| 文件頁數： | 107/121頁 |
| 文件大小： | 1000K |
| 代理商： | Q67120-C508 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁當前第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁
Device Specifications
C501
Semiconductor Group
10-10
AC Characteristics for C501-L40 / C501-1R40
(cont’d)
External Data Memory Characteristics
External Clock Drive Characteristics
Parameter
Symbol
Limit Values
Unit
40 MHz
Clock
Variable Clock
1/
t
CLCL
= 3.5 MHz to 40 MHz
min.
6
t
CLCL
– 30
6
t
CLCL
– 30
t
CLCL
– 15
–
min.
max.
max.
RD pulse width
t
RLRH
t
WLWH
t
LLAX2
t
RLDV
t
RHDX
t
RHDZ
t
LLDV
t
AVDV
t
LLWL
t
AVWL
t
WHLH
t
QVWX
t
QVWH
t
WHQX
t
RLAZ
120
–
–
ns
WR pulse width
120
–
–
ns
Address hold after ALE
10
–
–
5
t
CLCL
– 50
–
2
t
CLCL
– 12
8
t
CLCL
– 50
9
t
CLCL
– 75
3
t
CLCL
+ 15
–
t
CLCL
+ 15
–
ns
RD to valid data in
–
75
ns
Data hold after RD
0
–
0
ns
Data float after RD
–
38
–
ns
ALE to valid data in
–
150
–
ns
Address to valid data in
–
150
–
3
t
CLCL
– 15
4
t
CLCL
– 30
t
CLCL
– 15
t
CLCL
– 20
7
t
CLCL
– 50
t
CLCL
– 20
–
ns
ALE to WR or RD
60
90
ns
Address valid to WR or RD
70
–
ns
WR or RD high to ALE high
10
40
ns
Data valid to WR transition
5
–
ns
Data setup before WR
125
–
–
ns
Data hold after WR
5
–
–
ns
Address float after RD
–
0
0
ns
Parameter
Symbol
Limit Values
Unit
Variable Clock
Freq. = 3.5 MHz to 40 MHz
min.
max.
Oscillator period
t
CLCL
t
CHCX
t
CLCX
t
CLCH
t
CHCL
25
285.7
t
CLCL
–
t
CLCX
t
CLCL
–
t
CHCX
10
ns
High time
10
ns
Low time
10
ns
Rise time
–
ns
Fall time
–
10
ns
相關PDF資料 |
PDF描述 |
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參數描述 |
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