- 您現在的位置：買賣IC網 > PDF目錄361239 > Q67127-C2036SAB-C161R1-L16M IC-SM-16 BIT CPU PDF資料下載
參數資料
| 型號： | Q67127-C2036SAB-C161R1-L16M |
| 英文描述： | IC-SM-16 BIT CPU |
| 中文描述： | 集成電路的Sm - 16位CPU |
| 文件頁數： | 34/121頁 |
| 文件大小： | 1000K |
| 代理商： | Q67127-C2036SAB-C161R1-L16M |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁當前第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁
Semiconductor Group
5-2
System Reset
C501
5.2
Hardware Reset Timing
This section describes the timing of the hardware reset signal.
The input pin RESET is sampled once during each machine cycle. This happens in state 5 phase 2.
Thus, the external reset signal is synchronized to the internal CPU timing. When the reset is found
active (high level) the internal reset procedure is started. It needs two complete machine cycles to
put the complete device to its correct reset state, i.e. all special function registers contain their
default values, the port latches contain 1’s etc. The RESET signal must be active for at least two
machine cycles; after this time the C501 remains in its reset state as long as the signal is active.
When the signal goes inactive this transition is recognized in the following state 5 phase 2 of the
machine cycle. Then the processor starts its address output (when configured for external ROM) in
the following state 5 phase 1. One phase later (state 5 phase 2) the first falling edge at pin ALE
occurs.
Figure 5-3
shows this timing for a configuration with EA = 0 (external program memory). Thus,
between the release of the RESET signal and the first falling edge at ALE there is a time period of
at least one machine cycle but less than two machine cycles.
Figure 5-3
CPU Timing after Reset
MCT02092
S4
S5
S6
S1
S2
S3
S4
S5
S6
S1
S2
S3
S4
S5
S6
S1
S2
P1 P2
PCL
OUT
PCH
OUT
PCH
OUT
One Machine Cycle
RESET
P0
P2
ALE
Inst.
in
OUT
PCL
相關PDF資料 |
PDF描述 |
|---|---|
| Q67120-C2200 | 16-Bit Single-Chip Microcontroller Bare Die Delivery |
| Q67120-C1054 | High Speed CMOS Logic Triple 3-Input NOR Gates 14-SOIC -55 to 125 |
| Q67120-C1056 | High Speed CMOS Logic Triple 3-Input NOR Gates 14-SOIC -55 to 125 |
| Q67120-C2002 | High Speed CMOS Logic Octal D-Type Flip-Flops with Reset 20-SOIC -55 to 125 |
| Q67120-C2003 | 8-Bit CMOS Microcontroller |
相關代理商/技術參數 |
參數描述 |
|---|---|
| Q67127-C2056 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:8-Bit CMOS Microcontroller |
| Q67127-C2057 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:8-Bit CMOS Microcontroller |
| Q67127-C2058 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:8-Bit CMOS Microcontroller |
| Q67127-C2060 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:8-Bit CMOS Microcontroller |
| Q67127-C2061 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:8-Bit CMOS Microcontroller |
發布緊急采購，3分鐘左右您將得到回復。